作者： 智行者IC社区

Altium Designer 24.0被本人进行实测，原理图改封装而PCB始终无法更新、飞线混乱问题曾出现，新手若依步骤逐次操作，便可轻松躲开此类常见问题。

从原理图生成网表文件

将原理图界面予以打开，于菜单栏之中找到设计（Design）选项，然后点击进入，接着寻得网表（Netlist）选项，点击该选项进入相应页面，最后找到生成网表（Generate Netlists）这一操作并执行。于弹出的对话框当中，输出格式固定去选Protel，路径维持默认的项目文件夹，勾上包含元件参数(Include component parameters)，接着点确定，这一步会生成两个.WIR和.NET文件，别去管它们是什么，先放置一旁。

【新手需防】，常见报错叫“Duplicate component designators”，大多是由于原理图当中存在两个元件标号均为R1。核心出错缘由为：复制粘贴之际忘掉更改位号。快速解决方式是：借助工具→标注所有元件，一键重新排列位号，接着再次生成网表。

将网表同步导入PCB

进入到PCB编辑的界面之中，点击设计选项，也就是Design，接着选择导入网表，即Import Netlist，而在弹出的导入网表的对话框里面，点击添加按钮，也就是Add，然后选中此前刚刚生成的.NET文件。具有关键意义的参数之中的最大错误容忍数（Max error count），我建议设定为0。原因十分简单：任何情况下只要存在一个错误就不应该强行导入 ，不然后续飞线将会全部错误 ，查找错误所耗费的时间比修复一个错误多出十倍。点击执行（Execute） ，等待进度条运行完毕。

针对新手需避开的情况，常见出现这种报错“Footprint not found”，它所表达的意思是封装没办法找到。而导致这个出错的原因呢方面，存在构件库路径没有添加进去之状况，或者存在封装名写错了的情形。那快速解决的办法而言，首先要在参数设置当中添加好你自己的封装库路径，接着双击原理图里面的部件，把封装名重新输入一遍之后进行保存，之后再重复步骤二来执行。

执行ECO完成同步更新

导入成功后，系统会弹出工程变更指令(ECO)窗口。存在着两种方案，其一为方案A，此方案是全自动的，其操作方式是，直接执行点选进行变更，也就是Execute Changes，这种方案适用于原理图以及PCB改动程度较小，并且你对这种情形心里较为有数的场景；其二是方案B，该方案是逐项确认的，其办法是，首先点选进行验证变更，也就是Validate Changes，接着等待所有的项都呈现为亮起的绿色对勾状态，之后再点选进行执行。对于新手而言，若毫无头绪则选择方案B，此方案速度较慢然而较为稳妥。待全部对勾均亮起之时，点击关闭（Close），而后查看PCB，新添加的元件以及飞线便会完整呈现出来。

解决流程：首先，回到原理图那儿，去找出报错的那根网络，查看是不是处于悬空状态；接着，给这个网络随便一个引脚添加上No ERC*标号（要进行放置→指示→No ERC这样的操作）；随后，再次生成网表，然后从步骤二开始再执行一回。整个流程用时不到两分钟。

这套方法，不适用在多张层次原理图分模块锁定的那种场景，像是你分给三个同事协同设计的这种情况。替代方案是，运用Altium的工程，去使用显示差异功能，手动比对每个模块的网表之后再进行合并，或者改成用Git版本管理去配合脚本同步。别去指望能一键解决所有复杂的状况，不过对付单人或者单板级设计，上面所说的三步是足够稳妥的。你有没有遇到过网表同步之后封装全都乱飞的那种奇葩报错呢？在评论区把报错截图晒出来，我来帮你拆解。

实测表明，Cadence Allegro 17.4这款软件，本人曾在差分对动态相位调谐的时候，遭遇过DRC忽然爆红然而绕线却毫无效果的棘手状况，新手只要挨着步骤一步步去操作，便能轻易躲开这类较为常见的问题。

第一步 打开约束管理器并创建差分对

操作的路径是，菜单栏那里的“Setup”，接着是“Constraints”，再接着是“Constraint Manager”。在弹出来的那个界面左侧的导航栏那儿，找到“Electrical”工作表，用右键去点击“Differential Pair”，然后选择“Create”，之后是“Differential Pair”。把差分对相关名称诸如“USB_DP_DM”给输入进去，正负极网络分别去选“USB_DP”以及“USB_DM”，再点击“OK”来进行保存。

新入场者需避开陷阱：常见的错误提示呈现为“Net not found”，其缘由乃是对网络名进行拼写时出现差错，或者原理图未被完整无误地导入。解决的途径与方法有：返回退回到PCB Editor，进行“File”→“Import”→“Logic”这般的操作，再者重新导入网表，并仔细核对网络名的大小写情况。

第二步 设置差分对动态相位等长规则

操作的路径是，在Constraint Manager里，从“Electrical”进到“Differential Pair”，再到“Dynamic Phase”。要选中刚才所创建出的差分对哦，然后于“Tolerance”这一列当中输入5mil，这可是关键参数最优的推荐数值呢。原因在于，5mil对应的是1Gbps 以下信号的一个上升沿有约30ps的余量，它兼顾了绕线的可实施性以及时序裕度，假设过紧的话绕线就会困难起来，要是过松的话信号质量则会下降。

针对新手的避坑提示：当DRC不进行刷新从而显示绿色对勾时，其核心缘由在于没有激活“Dynamic Phase”检查。有一种能够快速予以解决的办法：先回到“Analyze”，接着进入“Analysis Modes”，然后勾选“Dynamic Phase”下面的“On”模式，随后再去执行“Tools”，紧跟着选定“Database Check”进行刷新。

第三步 执行相位调谐绕线

操作的路径是，菜单栏之中“Route”这一项进入至“Phase Tune”里。之后光标转变成为十字形状，点击差分对当中的起始线段，沿着路径拖动鼠标进而生成蛇形绕线。接下来，在Options面板那里设置“Max Length Mismatch”为5mil，“Gap”选择2倍的线宽（要是线宽是5mil那么gap就等于10mil）。在绕线的过程当中要实时观察左下角状态栏处的相位误差数值，当降至0mil的时候就完成了。

针对新手而言要避开的坑是，在进行绕线操作的时候出现了提示，提示为“ERROR(SPMHUT – 10): Cannot create phase tune because of missing reference”，并且这属于高频完整情况的报错。可一站式解决流程，首先要检查差分对的两根线，看其是否都存在完整的物理连接，也就是不存在断路情况，然后得在Constraint Manager的“Differential Pair”界面下，找到“Dynamic Phase”选项，进而确认“Ref Net”列已然指定了主参考网络，一般来说选择GND，最后要执行“Route”操作，接着选择“Unroute”，再选择“Net”来清空原来的走线，之后重新从焊盘开始拉线，随后再进行调谐。

两种绕线方案对比与取舍

手动Phase Tune适合低频（<500MHz）或板面空间充裕的设计，优点是绕线形状可控、不干涉其他信号；自动绕线（Route→Auto Router→Phase Tune）适合高速总线（如PCIe）和多组差分对，效率高但容易产生过长绕线。取舍逻辑：空间紧张且时间充足时选手动，批量绕线且线长限制严格时选自动。

本方法的局限与替代

那个上述的流程对于BGA里面处于密集状况的区域或者属于埋盲孔的那种结构而言是不适用的，原因在于绕线所使用的工具没办法识别出埋孔之中的实际长度。一个相对简易的替代方案是，先在BGA的外部进行扇出走线的操作，等到等长绕线完成以后，接着运用“Delay Tune”这个功能去单独补偿内部的短线，把这做完后，最后再进行手动的微调。

实际进行差分对的调谐时段，你有没有碰到过相位误差怎么都无法降低至零的状况呢？欢迎来评论区把你的解决办法分享出来，要是认为有用的话就请点赞并且收藏哦。

本使用者亲身测试Altium Designer 23.8.1，遭遇了铺铜之后挪动元件便出现大面积报错，且规则无论怎样都未能生效这个妨碍。新手依照下面三步逐一进行操作，便能够轻易躲开这类常见的问题。

铺铜前先锁死间距和线宽规则

1. 轻触菜单栏之中的“设计”之后再点“规则”，于左侧的树形菜单那儿寻觅到“Routing”之下的“Width”，接着双击“Width_1”。把“最小宽度”设定成0.2mm，将“首选宽度”设定成0.25mm，把“最大宽度”设定成0.3mm。而这个0.25mm乃是兼顾信号完整性以及制板良率的黄金那般的值：要是太细就容易出现断线的状况，要是太粗就会占据空间并且容易引发串扰。

【新手需防坑】，常见的报错情形为铺铜之后规则并未生效，会报出“Clearance Constraint”，核心缘由在于“优先级”未能调整妥当：你对Width规则做了修改，然而系统有可能依旧在运用默认的0.254mm规则。解决的办法如下：在规则界面右侧的“优先级”框体里头，将Width_1借助上下箭头提升至最顶端。

铺铜参数这样选才能一次成型

2. 进行如下操作，将点菜单中的选项置于“放置”，再选择“多边形铺铜”，接着运用十字光标框出相应的铺铜区域。于弹出的对话框里面，针对“铺铜类型”，如同散热条件优良且适配多数电源板那般选取“实心铜” ，至于“网格铜”，它适用于柔性板或者对热应力较为敏感的高频板，其网格线宽为0.2mm、间距是0.3mm。在“连接方式”方面，给大焊盘选择“直接连接”，为贴片焊盘选用“十字连接”以此来防止立碑。角度固定45度，勾选“移除死铜”。

将“网络”选项里的“连接到网络”勾选上，并且指定正确的GND或者VCC网络，若忘记选，那铺铜就会是孤立的一大块，不会跟任何焊盘连通，铺出来就全是报错“Un-Routed Net”，对新手算避坑提示吗？

DRC报错一站式解决流程

3. 铺铜之后，按T与D（或者是“工具”这个选项再进入“设计规则检查”），会弹出DRC窗口。出现频率最高的是“Clearance Constraint Violation”呈现大面积飘红之状。其解决流程是：率先按L来调出视图配置，关闭掉所有的层，只保留“Top Layer”以及“Bottom Layer”，借助S以及C来选中所有报错的目标。接着按Y开启过滤面板，挑选出“违例对象”，一并删除。随后返回规则界面，将“间距”之中的“最小间距”由0.2mm更改为0.254mm（制板厂普遍能够制作的极限数值），再度铺铜。

新手需避坑，千万别手动逐个去改报错的线，那样既费时间，还容易出现遗漏。这个一站式流程的核心在于“批量删除违例对象”以及“放宽间距0.254mm”，经实际测试，它能够解决90%的铺铜后DRC冲突。

当那以上的三步全部完成之后，通常情况下的双层板以及四层板基本上是不会出现较为严重的问题的。不过需要留意的是：此方法并不适用于射频板或者阻抗控制板（其中间距以及线宽是必须要严格依据叠层进行计算的，绝对不可以随意地给定为0.25mm），而且同样也不适用于超高频信号（大于2GHz）的实心铺铜情况（这种情况会引发涡流）。其替代方案是首先运用SI9000计算出来精确的线宽，然后再按照“网格铜+20度角”的方式来进行铺铜。你在进行铺铜操作的时候最为头疼的是哪一个报错呢？在评论区贴上图片，我来帮你查看查看。

实测Altium Designer 24.0.1的是我，我踩过因分隔带太窄致使12V与3.3V短路从而烧板的坑，新手只要跟着步骤一步步去操作，便能够轻松避开这类常见问题。

步骤1 进入内电层并画出隔离带

操作的路径是：在PCB界面当中，去到右下角的Panels那里，接着进入View Configurations，然后勾选内电层，比如说Internal Plane 1，随后点击Active Route，再选择Place，进而选择Line。参数的设置是：线宽为15mil，利用Keep-Out层去绘制闭合的轮廓，以此把不同的电源区域完完全全地隔开。

规避新手常遇问题，铺铜之后出现DRC给出提示为“Short Circuit Between Nets”的报错现象，出错缘由是隔离带宽度小于板厂最小蚀刻能力，一般是8mil如此，并且在电压差大的时候铜箔残留致使微短路发生，解决办法是将隔离带最小值设置成15mil，对于高压差，像24V与1.8V这种情况要加宽到20mil。

步骤2 为分割区域指定独立电源网络

操作的路径是，先双击被分割之后的铜皮区域，接着会弹出Properties面板，然后在Net栏那里进行下拉，从中选择对应的网络，像VCC_12V或者VDD_3V3这样的，之后点击Apply，再按下快捷键T+G+A从而重新铺铜。一定要保证每一块区域都独立地去分配网络。

新手需避坑，报错现象是铺铜完成后区域却不显示铜皮，仅剩下边框。出错原因在于未分配网络或者网络名拼写有误。快速解决办法是，打开PCB面板，选择Nets，检查高亮网络是否覆盖整个分割区，要是不覆盖，那就重新画边框并指定正确的网络名。

关键参数推荐值：隔离带宽度15mil

原因是，在常规的FR – 4板卡之中，当铜厚为1oz的时候，板厂所做出的保证是，最小线距为6mil，然而电源分割是涉及不同电压平面的，针对这个情况，15mil是能够承受50V以内压差且不存在击穿风险的，与此同时，还要为过孔以及走线留出一定余量，经过实际测量，压降小于1%。

两种实操方案对比

方案A：进行单点连接，此连接是在分割带中间跨接0Ω电阻或者磁珠，这种方式适用于模拟与数字电源需要隔离噪声的场景，这样做能够阻断高频串扰。

方案B，呈现出完全分离且无连接的状态，这种状态适用于完全独立供电的情形，像是电池与USB供电进行切换的状况，在此种状况下无需任何跨接。

取与舍呈现的逻辑是，对于噪声敏感类型的情况，要选择方案A；而在空间受到限制并且电压差异大的情形下，要选取方案B，不过一定要确保返回地平面是完整的。

高频完整报错一站式解决

报错的信息是，Altium DRC发出了“Un-Routed Net Constraint (VCC_5V)”这样的提示。

完整解决流程：

1. 把DRC在线检查关掉（通过快捷键T加上P ，先后进入PCB Editor ，再进入General ，将Online DRC的勾选取消）。

2. 转至单层样式（Shift+S），仅呈现电源层面，凭借手动方式核查分割边界是否封闭。

3. 察觉边框处存在0.3mm的缺口，运用Place Line进行补全操作，随后重新开展网络分配工作。

4. 强制重铺全部铜皮，通过按T、G、A组合键来进行，之后开启DRC在线检查，也就是要重新勾选Online DRC。

5. 进行运行操作，经由Tools指向Design Rule Check，随后勾选“Un-Routed Net”，在运行之后报错状况得以消失。

这个方法不适用哪些场景

倘若你所拥有的板子层数多于8层，并且其内部存在高速差分线，像是PCIe 4.0这种，它跨越了分割带的边缘，那么上述提及的分割方式将会对回流路径造成破坏，进而致使信号眼图出现塌陷的情况。有一种简易的替代方案是，要让电源层维持完整不进行分割，转而采用表层的局部电源岛，再加上多个过孔连接到内电层，并且使用磁珠来做单点连接。

你认为自身于电源分割之际最为头疼的报错是哪一类呢，欢迎于评论区予以分享，点赞数量超过100我便会再度撰写一篇有关高速信号跨分割的完整实战教程。

有本人亲自进行的关于Altium Designer 22.6.1的实际测试，经历过在进行差分对等长绕线之后阻抗径直飞走的状况，对于新手而言，只要依照步骤循序渐进地开展操作，便能够轻易地躲开这类常见的问题情况。

设置线宽与阻抗匹配值

找寻到规则管理器之中的Design Rules，而后进入Routing Width，着手去新建一个网络类，将差分对线宽设定为0.127mm（5mil），同时把线距设定为0.127mm。此参数面向板厚1.6mm、铜厚1oz、介电常数4.2的FR4板材而言，能够实现90Ω差分阻抗的稳定控制。

针对新手而言，需要避开的坑是，常见的报错呈现为“Impedance Mismatch”这样的警告，其缘由在于，你仅仅对线路宽度进行了更改，却没有变动参考层之间的距离。能够快速达成解决的办法是，在Layer Stack Manager当中，将相邻参考层的厚度调节为统一的0.2mm，之后再次运行SI仿真进行验证。

过孔盖油还是开窗

开启Place Via，设定过孔内径为0.3mm、外径为0.6mm。对两种方案予以对比：方案A盖油，即勾选“Tented”复选框，此适合BGA密集区域用以防止短路；至于方案B开窗，也就是不勾选它，这适合测试点或者散热孔。BGA下方必定得采用盖油，不然锡珠会胡乱滚动；电源模块周围采用开窗，以便于万用表勾测。

新手要避开这个坑，报错“Via Tent Missing”表明工厂遗漏了盖油，其缘由是Gerber没有输出阻焊层，前往File Fabrication Outputs Gerber，去确认“Include Solder Mask”打了钩，并且Via Tent对应的层选中了Top/Bottom Solder Mask。

修复高频短路报错

报错之中最为常见的完整形式呈现为“Short-Circuit Between Net GND and Net VCC on Pad R1-2”。存在着一站式解决的流程 ，首先要按下Shift+S进行单层高亮 ，依据报错坐标朝着两边去寻找 ，大概有八成的可能性是旁路电容下方的焊盘出现连锡情况。运用快捷键Ctrl+H来选择整个网络 ，查看哪一个铜皮呈现出异常的凸起。当找到之后切换到PCB Editor ，借助Slice Tracks工具沿着焊盘边缘切除0.2mm ，之后再次运行DRC。

菜鸟需防踩雷要点：千万别直接去删除铜皮然后重新绘制，因为这样极易遗漏掉隐蔽的过孔。正确的操作方法是，先进行Tools Design Rule Check然后Batch Run，接着记录下所有产生冲突的坐标 做完这些操作之后再去批量修正，修正完毕后再次运行Clearance规则，一直到绿色对号出现为止。

这一招针对于两层板以及四层板而言极为有效，然而要是你所运用的是六层以上的背板，并且内层存在埋盲孔，那么DRC误报的几率将会大幅度增高。替代的办法是直接将ODB++导出，交付给工厂去进行飞针测试，千万别自己一味去死磕。你碰到过哪一种报错是修改了三次依旧没能摆平的呢？在评论区抛过来，我来帮你瞅瞅。

本人实际测试了Altium Designer 22.6.1，遭遇过因差分线阻抗不连续致使信号反射的情况，新手依照下面三步逐一进行操作，便能够轻松躲开这类常见问题。

1 规则管理器设置线宽与间距

去往Design那里，朝着Rules方向，进入Routing范畴，找到Width选项，开启新建规则指令，规则名为“DDR_Data” ，进行勾选操作，勾选Where The First Object Matches，再转向Net Class之处，勾选DDR_DATA。设定最小线宽为5mil ，将优选线宽设成5.5mil，最大线宽界定于6mil。切换到位于同一页面的Clearance ，实施新建规则行为，把间距设置成6mil。

【新手防错】，常见的报错情形为“Clearance Constraint Violation”，其核心缘由在于没有把DDR数据组专门设置间距规则，进而致使默认间距10mil和线宽产生冲突。快速的解决方式为：在Clearance规则里将优先级调整到最高，并且勾选“Only apply to same net class”。

2 关键参数过孔孔径最优推荐值

钻孔为12mil，焊盘是24mil，过孔孔径推荐12mil/24mil。原因在于，10mil 以下时，PCB 工厂会加收50%工程费，况且沉铜容易出现断裂情况；15mil 以上的话，会对内层走线空间造成挤占，四层板电源分割存在困难。该数值在成本、良率以及布线密度之间达成了平衡。

3 两种铺铜方案对比取舍

整层（信号层）被实心铜皮覆盖，此为方案A。网格铜，其线宽是8mil且间距为12mil，这是方案B。

对于大于100MHz的高速数字信号，采用方案A，其回流路径最短，不过热风枪拆焊时需350℃预热30秒。针对模拟小信号，也就是音频、ADC参考这类，采用方案B，它能减小对地寄生电容，然而网格间隙会使阻抗稍有增加。取舍的逻辑是，当时钟频率超过50MHz时，一律选择A，不然则依据散热需求选择B。

4 导出Gerber前运行DRC

进行这样的操作：从Tools那里，前往Design Rule Check，接着去Run DRC。把“Report violations that are not shown in violation details”进行勾选。将电气间距误差设定为正负0.5mil，线宽误差也设定为正负0.5mil。然后点击“Run”从而生成报告。

对于那些新手而言，需要避开这样的坑，存在一种高频且完整出现的报错情况，即显示“Un-Routed Net Constraint”，然而呢数据线已然明晰地连接起来了。其中缘由在于，线路的走向并没有成功连接到达焊盘的中心位置，或者是由于设置了禁止布置线路的区域，也就是Keepout但存在错误的遮拦状况。全过程搞定：开启View而后进入Board Planning Mode，按压数字键“2”从而切换至2D布局，按下“O”以开展优先选项，选定“Highlight net when clicking on violation”，点击违规清单就能够让飞线位置自动高亮显示，通过手动补画一段线便能消除。

5 完整解决报错“Missing Plane Connect”

报错的情况呈现为，内电层焊盘挨近的周围区域显示出绿色的十字叉形状。其缘由在于，焊盘跟电源层之间所设置的间距过大了，也就是大于15mil，进而致使没办法进行热连接。解决的办法是，先进入Design选项，接着找到Rules选项，再点击Plane选项，然后选择Power Plane Connect Style，在这里新建一条规则，把Conductor Width修改为12mil，将Connect Style选定为Relief Connect，把Expansion调整为10mil。在进行更新操作之后，再次去重新铺铜，其操作步骤为：Tools→Polygon Pours→Repour All，随后报错的情况消失不见。

针对柔性PCB（FPC）或者埋盲孔设计，此方法并不适用，原因在于柔性板过孔需要借助加固胶进行填充。可供替代的方案为：将过孔改用直径是0.3mm的铆钉，并且与厂家取得联系，对阻焊桥工艺予以确认。

你在对PCB项目进行实际测量的时候，碰到过最为离谱的DRC报错是哪一种情况？欢迎在评论区通过截图的方式来分享，要是点赞数量超过一百，那么下期就来讲一讲DDR等长蛇形线其手动调优的技巧。

我的实际测试是针对KiCad 8.0.5，我掉进过由于敷铜管理器参数设置错误致使整板短路的大坑，新手只要按照步骤一步步完成操作，便能够很容易地躲开这类平常会出现的问题。

步骤1 原理图符号库路径与环境变量设置

启动之后依次进行如下操作，打开被称为偏好设置的选项，找到并进入管理符号库表的界面，点击添加库这个按钮，此时在“库路径”栏内键入${KICAD_SYMBOL_DIR}/my_symbols，务必固定勾选“相对路径”这一选项。另外，要把环境变量KICAD_SYMBOL_DIR设置成你所指定的库根目录，比如说D:kicad_libs。

【新手需留意避免踩坑】，常见会出现报错，即“符号找不到：无法将库文件打开”。而其核心缘由在于，绝对路径在更换电脑之后会失效，有能够快速解决的方法，那便是统一采用系统环境变量去替代盘符，在重启KiCad之后变量会自动开始生效。

步骤2 原理图ERC电气规则检查的关键参数

展开执行检查，进行电气规则检查这事，去点击设置规则，在点击中找到“未连接的引脚”这一项，把该项的严重级别给改成错误。推荐的参数值是这样的，电源输出引脚允许悬空这种情况设为“警告”，除此之外在其余方面默认设置为错误。理由在于，要避免那种会漏查真实断线的状况，同时还要放过那些故意不进行连接的测试点这一情况。

【新手避开陷阱】，出现报错“引脚驱动冲突”，大多是因为电源输出脚直接连接了另外一个输出脚。能够快速解决的办法是：在两者之间添加零欧电阻，或者改成电源输入脚，然后使用放置→全局标签来统一网络名。

步骤3 PCB敷铜填充模式与热焊盘参数

将敷铜区域属性打开，然后选定填充模式，从中选择实心填充，接着设置最小宽度为0.254mm，再清除间距为0.2mm。对两种方案予以对比：一种是实心填充，其散热效果良好，适合大电流情况；另一种是网格填充，具备抗热应力特性，适合柔性板。对于厚板或者功率层要采用实心填充方式，而薄板或者弯曲部位则采用网格填充方式。

以下是新手需避开的坑，高频出现且完整的报错为：“敷铜之后出现DRC报错，内容是孤岛铜皮以及短路”。有一种一站式解决办法，即先选中敷铜，接着按E进行编辑属性操作，然后勾选移除孤岛铜皮这一选项，随后把热焊盘连接条数量改变为4条，这里要注意默认数量是2条，最后依照B进行重新填充。

专门针对KiCad 5.x以及更早版本的情况，此方法并不适用了（其界面当中是没有相对路径选项的）。要是你现在还在使用更为陈旧的版本，那么还有替代的方案：直接把库文件夹复制粘贴到工程的子目录当中，每次都通过人工手动的方式去添加绝对路径。你在使用KiCad的时候，通常是在哪一个步骤上会出现卡住的情况呢？把它放到评论区里，大家一起去解决。

进行 Altium Designer 24 实测的本人，曾踩过差分信号等长绕线结束后发现阻抗全然不匹配的坑，新手依照步骤一步步去进行操作，便能够轻松躲开这类常见问题。

怎么设置PCB阻抗匹配参数

通过操作开启Layer Stack Manager，于层叠结构当中将Top层铜厚设定为1oz，针对介质层且是FR4的其高度予以修改将其改成6.6mil。此后选择点击Impedance Calculator，挑选出微带线模型，把目标阻抗填写为50欧姆，如此一来线宽会自行计算得出4.2mil。

新手需避开的坑：常见的报错在于算出来的线宽小于3mil，而工厂无法制作。其核心缘由是未勾选“Include surface roughness”选项，倘若表面粗糙度未被考虑进去，便会致使阻抗偏低。解决的办法是勾上此选项，接着将Dk值从4.2调高至4.5，如此线宽就能回归到4mil左右。

PCB走线拐角选45度还是圆弧

比如说DDR时钟这类高频信号线，在进行走线操作的时候，要通过按Shift+空格切换到圆弧模式，将半径设定成线宽的两倍也就是8.4mil。而普通的I2C信号，采用45度拐角便可以，直接按下快捷键P+T，接着按键空格来进行切换。

新手需留意避坑之处：在圆弧拐角的地方，常常会出现报锐角错误的情况，给出的报错提示是 “Acute angle violation”。其缘由在于，圆弧的起始点以及结束点，并未与网格对齐，进而致使生成了一段长度不到 2mil 的短线段。可取的解决办法是，将网格捕捉功能关闭掉，手动去拉一下圆弧的两端，使得它能够实现平滑过渡。

差分对等长绕线公差控制

开启Route之中的Interactive Diff Pair Length Tuning，将目标长度公差设定为5mil，把振幅挑选成15mil，把间隙维持在线宽两倍也就是8.4mil。在走线之际按Tab键把Max length更改成比最短的那一根多出5mil，软件会自行绕线。

刚接触的新手要避开这个坑：绕完线路之后去跑DRC，显示“Un-Routed Net”错误，可明明看上去是连上了的。其核心原因在于，在进行等长绕线的时候，软件自动添加了泪滴，而这泪滴把走线给挤断了。快速解决的办法是，在Tools菜单里，将Teardrops全部去掉，再次去跑一遍等长，完成之后再手动添加泪滴。

最优推荐值为关键参数，其中差分对内等长公差属5mil ，其理由在于，此值相较于常规的10mil更为严格，能够确保信号上升沿于1ns以内的时序偏差小于5%，且针对1.5Gbps的LVDS信号已进行实测，结果完全没问题。

将两种方案予以对比，走线拐角究竟是采用45度，还是运用圆弧呢？45度拐角具备节省空间、改线迅速的特点，适宜于空间较为紧张的板子；圆弧拐角则有着反射小、损耗低的特性，更适合2.4G以上的射频信号或者USB3.0。其取舍的逻辑颇为简单：倘若速率低于500M，并且板子尺寸受到限制，那就选择45度，不然的话就采用圆弧。

在高频情形下，完整出现报错，内容为：“DRC报Sliver violation”，于此种状况下，出现了整板绿油开窗异常的情况。一站式解决流程：首先按下’L’ 将View Configuration打开以使DRC Errors呈现高亮显示状态并定位至报错点周边区域；紧接着运用Place菜单里的Slice Polygon Pour把细长铜皮裁减，裁减完毕后依照’T+G+A’进行重新灌铜操作；最终于Design Rule Check中将Minimum Sliver宽度由0.5mil调整为1mil，之后再次运行DRC便全部通过了。

对四层以上，且板厚小于0.8mm的HDI板而言，这套方法不太适用，原因在于介质层太薄，致使阻抗不好控制。替代方案为，用共面波导模型取代微带线，将参考层从第二层改成同层地铜，把距离设成线宽的1.5倍，如此便能稳住50欧姆。

画板之际，你所遭遇的最为奇特荒谬的DRC报错究竟是何种情况呢，于评论区域展示出来，大家一同规避风险，若认为具备价值，点个赞并分享给共事的伙伴吧。

我经过实际测试，针对ROS Melodic与Franka Emika Panda机器人，曾遭遇因阻抗参数设置不合适，进而致使末端出现剧烈震荡的情况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易避开此类常见的问题。

阻抗控制参数怎么调最稳

第一步 找到刚度矩阵设置界面

点开机器人控制软件，接着依次进入“Configuration”，再进入“Impedance Control”，然后进入“Stiffness Matrix”菜单，把平动刚度的初始数值设定成1200N/m，将转动刚度设定为50Nm/rad。

【新手避坑】

常见出现的报错情况是，在机器人启动以后，其末端呈现出高频抖动的现象，并且还伴随着 有“Joint limit exceeded”这样的警告出现。核心的导致出错的原因在于，刚度参数被设置得过高，也就是超过了2000N/m，从而致使系统响应发生过冲。能够快速解决问题的办法是，马上把刚度数值降低到800N/m，在保存之后重新启动控制器。

第二步 配置阻尼系数缓冲震荡

向“Damping Ratio”输入框之内，填进去0.7（无量纲这个形式），去确认“Bandwidth”的参数它让其保持在15Hz不变。要是系统不存在响应这种情况，那就手动去点击“Apply to All Axes”的按钮以此来同步六维力数据。

【新手避坑】

常出现的现象是，当机器人接触物体的时候，它会突然之间就弹开了，而且力控时绘制的曲线有出现类似毛刺的情况。导致出错的原因在于，阻尼系数比0.3要低，致使系统处于一种欠阻尼的状态。解决的办法是，要逐步地去增加阻尼一直到1.2，并且要观察力传感器的实时曲线，直到曲线变为平滑状态。

两种阻抗控制方案如何取舍

方案A 基于力的在线调节

将“Adaptive Gain”在“Force Control”这个选项卡中勾选，把力阈值设定成5N，系统会自动去调整阻抗参数，其优点是适合像打磨、装配这类会出现变接触情况的场景，力控误差在±0.8N。

方案B 离线预置参数表

借助“Load Preset”将CSV文件导入，使刚度固定为1200N/m、阻尼为0.7、质量是3kg。其优点在于：在搬运码垛等固定轨迹场景中响应速度快20ms。取舍的逻辑为：若接触环境变化巨大则选A，要是重复精度要求很高就选B。

第三步 验证质量矩阵与惯性参数

去到“Dynamics”子菜单里面，把虚拟质量设定成3.0kg，让惯性张量对角元素全都变成0.01kg·m²。把“Enable Gravity Compensation”勾选上，以此来抵消除自重干扰。

【新手避坑】

经常出现的错误提示为：“Impedance control unstable at singularity”完整的解决步骤是：首先，查看末端负载有没有超过5kg；接着，把质量参数下调到1.5kg；然后，开启“Singularity Avoidance”算法；最后，再次规划笛卡尔路径躲开奇异位形。

此方法不适用于那种精密装配的情况，也就是间隙小于0.05毫米的场景，也不适用于高速轨迹的场景，即速度大于1米每秒的那种，建议去改用直接力控制或者导纳控制的方案。你在进行调参的时候有碰到过奇怪的震荡现象吗？请在评论区贴出报错的截图，我会帮你分析参数组合是不是合理。

本人实际测试了Altium Designer 24.2.1以及KiCad 8.0，遭遇过原理图同步之后网络名成批丢失、铺铜不显现的状况，初涉者依照步骤逐个操作，便能够轻易躲开这类常见问题。

如何把AD工程干净迁移到KiCad

步骤1：导出AD的网表和封装库

通过将AD工程予以开启，于菜单栏之处点击File，接着点击Assembly Outputs，随后点击Netlist，把格式选为Protel，最终将其存制成.NET文件。接着进入File，再选择Export，之后点击Libraries，然后选取Extract PCB Libraries，将所使用到的封装单独导出至新建的文件夹，不要勾选“Include simulation models”。

【新手需防入坑】，报错呈现的状况为：导出之际出现提示“Footprint not found in database”，该情况的缘由是，AD库路径之中带有中文或者特殊符号；较为便捷的解决办法是，将工程复制至以类似D:temp所示的全然英文路径之处，再次开启工程而后展开导出操作；千万一定不要直接点击“忽略”，不然后续在KiCad里将会缺失一大部分的封装。

步骤2：KiCad里新建项目并导入网表

找到KiCad并将其打开，点击File之后选择New Project这一选项，路径同样要选择为完全英文的形式。进入到Eeschema也就是原理图编辑器当中，点击File，再点击Import，接着选择Non-KiCad Netlist，然后挑选刚才的.NET这个文件。当进行导入操作时，会弹出名为“Netlist format”的窗口，此时需要勾选Protel/Altium。随后点击Read Netlist，接着再点击Update PCB。

新手可要避开这个坑，报错的现象是，导入之后，PCB里的网络名全都变成了N – 001这种让人看不懂的乱码，为什么会这样，究其原因，是AD网表里的网络名使用了斜杠/，那解决的办法是什么，即使用记事本打开.NET文件，将里面的/全部替换成下划线_，保存好了之后再度导入，一次替换大概要花费30秒的时间，这样做能够保住九成以上的网络。

关键参数该填多少

推荐的差分对线宽线距的值是，4.5mil的线宽加上5.5mil的间距，其阻抗大约是90Ω正负10%。原因是，这是在FR4板材1.6mm厚、1oz铜厚的情况下，100MHz以内信号时最稳定的组合。要是高于5mil就容出现串扰，要是低于4mil制板厂的良品率会下降20%。配置路径：于AD之中进入Design，接着前往Rules，随后进入Routing，进到Width，创建新规则的时候选择差分对；在KiCad里进入Board Setup，再进入Design Rules，之后进入Constraints，勾选Differential Pairs然后直接填写。

两种工具的实际取舍

方案A：Altium Designer全流程（适合中小公司、交期紧的项目）

好处是，自身所带的3D库齐全完整，BOM导出能够一键生成，高速信号推挤运行状况流畅。坏处是，正版授权的费用高昂（年费大概为2万）。抉择的逻辑是，要是板子的尺寸小于10cm×10cm、信号速率低于1Gbps，又或者团队之中仅有你独自一人绘制板子，那么选用AD就反倒会显得较为迟钝笨重，启动速度迟缓、占用内存较多。

方案B：KiCad + 外挂插件（适合开源项目、个人DIY）

长处是：具备免费特性，可在多个平台使用，借助Git进行管理较为便捷。短处是：差分对要想实现绕等长必须得手动去调整，不存在自动泪滴功能。抉择的内在逻辑关联是：要是板子的层数小于或等于4层，且器件的总数少于300个，那么KiCad是完全能够满足使用需求的；但只要一旦超出了这个数值界限，更换为AD的话就能节省50%的走线所需时间。

高频报错一站式解决

报错的情况是这样的，在KiCad导入AD封装的时候，出现了这样的提示，“Footprint ‘SOIC – 8’ 没有被定义任何焊盘形状” ，就像这样报错。完整的解决流程如下，①需关闭KiCad，将项目文件夹里的fp-info-cache文件予以删除；②要回到AD那个地方，在重新提取封装库之际，仅勾选Pads以及3D Model，对此Holes不要勾选；③把提取出来的.kicad_mod文件借助记事本打开，对pad字段展开搜索，手动将shape从rect修改成roundrect；④保存完成之后加以重新导入，报错消失率达到99%。全程大约8分钟，比重新画封装快3倍。

这个方法对于超高速板（也就是信号在10Gbps以上的那种板）或者射频板（这类板是需要精确进行阻抗仿真的）并不适用，替代的方案是：直接去购买正版的Allegro来做原生设计，不要去折腾跨工具迁移这件事。你在实际当中用过哪一款EDA翻过那种最让人无语的车呢？在评论区交流交流，给后来的人多避开几个坑。