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我亲自进行了Xpedition VX.2.14的实测，经历了差分对等长绕线怎么都绕不出来的那种情形，对于新手而言，只要依照步骤一步步去开展操作，便能够轻易地躲开这类普遍出现的问题。

1 打开CES约束管理器设置匹配组

从Editor Control窗口开始，进入Setup，再到Constraint Editor System (CES)，于左侧Net Classes中选定目标差分对网络，接着切换至Matching选项卡，然后敲击Add Matching，在名为Tolerance的地方填入0.1mm（此乃最优推荐值），将Propagation Delay设定为From Pin to Pin。原因是，0.1mm这样的等长精度，已然足以去满足像USB 3.0以及HDMI这类高速信号的相关要求，假使过严的话，就会使得绕线的难度有所增加，要是过松的话，又会对信号时序造成影响。

为新手提供避坑提示，常见的报错状况是，设置好匹配组之后，绕线竟然依旧没有产生效果。其核心的缘由在于，没有勾选CES里面的Enable Length Matching复选框。快速的解决方式是，返回至Matching选项卡，寻找到顶部的Enable按钮并打上勾，接着点击Apply。

2 交互式绕线命令与调谐窗口

首先是操作路径，处于Route模式，接着选择要绕的差分对，之后右击选择Tune，或者按快捷键Ctrl+T，随后会弹出调谐窗口，在该窗口中，Tuning Type选择Symmetric，将Amplitude设置为0.5mm，把Gap设置为0.3mm，然后点击起点，接着拖动鼠标拉出绕线形状，按Tab键能够实时调整绕线幅度。

注意，新手朋友们要避开这个坑！常常会出现的一种报错情况是，被拉出来的绕线，呈现的是那种有如锯子齿痕般的形状，而且长度还不一样。这里面最关键的原因在于，差分对的两条线，被设定成了不同步的锁定状态。那针对这个问题该怎么解决？办法是这样的，在Route这个选项下面找到Tuning Parameter，然后勾选Couple both traces这个选项，接着去检查Net Class下面，这两条线是不是已经被配成了Primary/Secondary的状态。

3 两种等长方案对比与取舍

方案A，也就是上述提到的对称绕线，它适用于板内空间充足的情况，并且要求差分对周围3mm没有其他走线，如此才能保持共模抑制达到最优状态。方案B叫做分段单线绕，其操作路径为，先Tune，接着取消Couple both traces，然后分别去绕P/N线，每段幅度是0.3mm。它的适用场景是空间极度拥挤或者差分对间距不恒定。其取舍逻辑是，优先选择方案A，只有当绕线区域被大量过孔挡住时才切换到方案B，不然EMI风险会增高。

4 高频完整报错一站式解决

解决的流程是这样的：首先，要看在CES当中，当前的线长是不是已经超过了匹配组最大值；其次，要让Tune窗口的Max Amplitude缩小到0.3mm以下；接着，把DCR关闭即（Dynamic Copper Refresh，路径是Edit → Control → DCR → Disable）；最后，重启布线器，将起始点偏移0.5mm重新拉线，90%的情况是能够接通的。

针对超高速接口（像PCIe Gen5及更高版本这类）或者背板设计，本方法并不适用，这是因为需要额外去考虑玻纤效应以及时延匹配。可供替用的方案是：采用Xpedition的Delay Tuning功能并配合手动绘制蛇形线，具体的操作路径是：Route → Delay Tune → 手动绘制蛇形段，这种方式精度更高不过耗时会翻倍。你手中的板子有没有碰到过等长绕线绕崩了的状况呢？在评论区张贴报错截图，我来帮你查看看看。

实实在在亲自测试了Synopsys DC 2023.12 – SP3，遭遇过因lib库路径写错致使综合直接崩溃的情况，新手依据步骤逐个操作，便能够轻易躲开这类常见问题。

1. 环境变量配置

打开，位于用户主目录下的隐藏文件.bashrc，往其中添加内容，内容为，将SYNOPSYS_HOME环境变量设置为/tools/synopsys/DC_2023.12，再添加内容，内容是将PATH环境变量设置为现有PATH加上SYNOPSYS_HOME目录下的bin子目录路径，最后执行source命令，该命令作用于~/.bashrc文件。关键参数LM_LICENSE_FILE，建议设置成为27000@lic_server，原因在于，统一端口能够防止冲突，在多个工具共同使用的时候，不需要反复进行修改。

避免新手踩坑，运行dc_shell时出现“command not found”提示：很大概率是PATH顺序有误，通过echo $PATH检查，要保证/bin处于前面；要是出现“License checkout failed”提示，首先使用lmstat -a查看服务器是否连通，接着ping lic_server来确认网络情况。

2. 启动并挂载库文件

因综合时采用最慢corner，后端布线后setup/hold更易于收敛，所以slow.db是最优推荐值，且要留出20%时序余量。

【新手避开误区】，当出现报“无法找到库”的情况时：千万绝对不要使用相对路径！使用pwd查看当前目录，然后直接固定写成/home/project/lib/slow.db。另外还要检查.db文件是否被chmod锁定，通过ls -l查看一下权限。

3. 读入设计文件

分别执行，先进行read_verilog -netlist -verbose ./rtl/uart_top.v操作，然后执行current_design uart_top操作，最后执行link操作 ，是这样的流程过程。将时钟周期设定为8纳秒，此设定是为目标100兆赫兹留出20%的余量，对应的命令是：create_clock -period 8 [get_ports clk]。

《【新手躲避陷阱】》，出现“报‘未定义模块uart_rx’”这种情况，是因为“读入顺序有误”，“子模块必须在顶层之前读入”。“方案对比”方面，“其一”，“图形界面gui_start”，接着进行“File”操作，再选择“Read”，然后勾选“Verbose”，这种方式适合“用肉眼检查错误”；“其二”，“脚本模式dc_shell -f run.tcl”，此方式适合“批量跑完后去喝茶”。“调试时使用第一种方式”，“生产时使用第二种方式”。

对高频出现的错误提示“Feature DC_Ultra_Opt not available”进行完整解决，具体步骤如下：可以通过运行lmstat -a来查看是否存在feature缺失的情况，若发现存在feature缺失，接着打开license文件，在其中搜索“DC_Ultra_Opt”，要是没有找到该内容，那么就更换带有该feature的license文件，或者联系管理员进行处理，之后设置export LM_LICENSE_FILE=27000@new_server，然后通过运行lmgrd -c license.dat来重启服务，最后在dc_shell中再度重试。

开源 EDA（像 Yosys 这样的）不适用上述方法，替代的方案是：改成使用 yosys -p”read_verilog uart_top.v; synth_ice40″ ，环境变量全部要手动去配置。你手头的 EDA 选型在哪里卡在了某个报错上面呢？在评论区把截图丢出来，我帮你看一看。

我亲自进行了Cadence Sigrity 2023的实测，遇到过PDN阻抗曲线在30MHz这个频率点处出现超标情况，进而致使DDR4控制器发生随机复位现象，新手依照下面的步骤逐个进行操作，便能够轻松躲开这类常见的问题。

步骤1 导入PCB并设置叠层参数

将Sigrity PowerSI开启，点击File，再点击Import，之后点击BRD即括弧中Allegro，挑选你的.brd文件。于Layer Stackup窗口，手动键入每层的厚度，其中TOP层铜厚为1oz，Prepreg厚度是4.5mil，内层参考地为1oz，核心板厚度依据板厂实际情况填写为47mil。最为关键之处在于，目标阻抗Ztarget被设定为20mΩ ，此设定基于1.2V的电源 ，存在5%的纹波也就是60mV ，最大瞬态电流为3A ，经计算得出结果为20mΩ。

【新手避坑】

将后仿实行导入时出现报错“Stackup thickness mismatch”，其缘由在于板厂所给予的叠层公差超出了±10%。处理的办法是：径直与板厂实现联系，从而获取实测叠层报告。接着要把Prepreg实际压合厚度予以填入，不要轻信默认数值。

步骤2 添加VRM和负载模型

于部件面板通过右键操作选择添加VRM，选中VCC1V2网络，设定输出电压为1.2V，设定输出阻抗为10mΩ，在负载端选择主芯片的电源引脚，通过右键添加负载，将电流曲线选择为PWL模式，填写从0A至3A的跳变沿为1μs。有两组方案进行对比，方案A全部采用0402电容，是100nF与1μF混合的那种，方案B分别采用0402并100nF高频的，以及0603并10μF中频的。要是板子面积紧张就选择A，若成本敏感但是对纹波有要求。

【新手避坑】

进行仿真跑DC IR Drop操作时，所得到的结果竟然全部都是NaN。其缘由在于，VRM的地网络名称与负载的地网络名称并不一致 ，举例来说吧 ，VRM的地被称作GND ，而负载的地却被叫做GND_PWR。针对此情况的解决办法是 ，将地网络统一重新命名为GND ，并且在回路当中添加一个0V电压源用以作为参考。

步骤3 运行PDN阻抗扫频分析

点击Simulation，然后选择PDN Impedance，将扫频范围设置为从1MHz至1GHz，步长选择为100点，采用对数刻度。再点击Run，查看阻抗曲线是否在整个过程中都低于20mΩ。将高频报错“Convergence failed at 100MHz”完整解决的流程是这样的，首先要去查看电容模型是不是带有ESR/ESL参数，然后前往官网下载原厂SPICE模型进行替换，接着在仿真设置当中把最大迭代次数由100提升至500，同时将收敛容差从1e-3放宽为5e-3。

【新手避坑】

跑完曲线，在200MHz处出现尖峰，该尖峰超过50mΩ，其核心原因在于，电容布局间距过大进而产生反谐振。需快速修正，将100nF电容打散，每两个电容之间的间距控制在2mm以内，在参考平面挖空区域补上至少4个过孔进行缝合。

如果完成了上述三步，那么绝大多数低频DC – DC电源的PDN问题便能够得到解决。然而，此方法并不适用于射频功放或微波频段（大于2GHz）的情况，在那些场景之中致使寄生参数占据主导地位，所以需要改用3D EM仿真，比如ANSYS HFSS。要是你的板子频率超过了500MHz，那么建议直接采用混合求解器。你在调试PDN的时候遇到过哪一种奇葩报错呢？在评论区发布出来一起剖析，顺便点个赞让更多的硬件兄弟能够少走弯路。

实测Cadence Sigrity 2023的是本人，踩过50欧姆微带线反射超标这个坑，新手只要跟着步骤一步步去操作，便能轻松避开这类常见问题。

1 精确计算层叠结构与阻抗值

开启Stackup Editor，开展8层板的设置操作，施以FR4材料的分配（其中Er等于4.2）。于Prepeg层当中放入厚度为4mil，目标阻抗为50Ω的设置，软件依据1oz铜厚自动算出6mil的线宽。将6mil推举为最优数值，原因在于依据实际测量该线宽情况下反射系数小于5%，且对损耗与布线密度进行了兼顾。

【新手躲开坑洼】，平常会出现报错“Impedance not matching”，关键缘由忘掉了阻焊层所带来的影响。迅速解决的办法是：于Impedance Calculator里勾选“Include Solder Mask”，并且手动填进阻焊厚度0.5mil，再次进行计算便可达成匹配。

2 两种端接方案对比与选择

于PCB Editor之中，选中高速信号线，接着右键点击Properties选取，勾选“Add Series Termination”而后设置22Ω串联电阻；又或者选择“Add Parallel Termination”并接驳到VTT。串联端接的功耗较低，适宜用于点对点的情况；并联端接的匹配更为彻底，适用于DDR多点总线场景。高速DDR4地址线建议选择并联方式，原因在于其能够吸收多次反射。

对于新手而言的避坑提示，常见的错误情形是，将用于处理串接的电阻放置在了起着接收作用的一端，而正确的放置位置应当是靠近负责驱动功能的一端，而且还存在并联电阻数值计算出现错误的情况。实现快速解决问题的作法是，先对IBIS模型输出的阻抗Ro进行测量，然后得到串接电阻应该等于50减去Ro这个数值，对于并联电阻则直接选取50Ω，此数值要与Zo保持一致。

3 解决反射超标的完整流程

运行Sigrity SystemSI，将PCB以及IBIS模型进行导入，设置PRBS 10Gbps的激励，执行TDR仿真。针对高频报错“Reflection exceeding 15% at U1 pin”存在一站式流程：首先要查找出现阻抗突变的位置点（此即为过孔），于Via Designer之中把反焊盘的直径从20mil扩展至24mil；接着针对每2个信号过孔添加1个地过孔；最后再次运行仿真进行验证。

【新手需防入坑】好多人曾对过孔残桩有所忽视，致使反射仍然不达标。绝对要设定背钻深度直至相邻层（好比是从L1钻至于L3），且于Manufacturing规则里开启“Backdrill”选项。

此类方法对于低于一百兆赫兹的模拟电路或者功率回路并不适用，原因在于反射所产生的影响能够被忽略不计。可供替代的方案情形为：低速情况下的信号直接通过手动方式进行绕线匹配，并不需要对阻抗进行严格把控。在你实际测量的过程当中有没有碰到过人更加隐蔽一些的反射方面的问题呢？欢迎在评论区域进行分享，点赞能够让更多的工程师在工作过程当中少走一些弯路。

亲手进行了 Altium Designer 22.6.1 的实际测试，遭遇过因线宽设置过低致使工厂直接拒绝接受的情况，对于新手而言，依照步骤逐一开展操作，便能够轻易躲开这类普遍存在的问题。

PCB设计线宽该设多少

首先，将对应程序进行启动，之后就需要按照特定的操作路径来把具体的规则加以打开。这个特定的规则就是约束设置，要通过点击菜单栏里的【Design】选项，然后再点击其中的【Rules】选项，此操作有着对应的快捷键，也就是DR。完成这一操作流程后，会进入到一个新的页面区域，也就是【Routing】选项里面的【Width】板块，在这里要创建一个全新的规则。创建规则的过程中，有一系列具体参数需要进行设置，其中最小线宽的明确数值设定为0.25mm，最大线宽的明确数值设定为2.0mm，首选线宽的明确数值则设定为0.3mm。这个0.25毫米是最优作为推选的数值，低于它好多小厂蚀刻的良品比率会急剧下降，实际测量0.2毫米的线宽在批量生产的板子上存在超过15%的线路断开的风险。

对于新手而言要避开的坑，常见的报错呈现为“Clearance Constraint Violation”以绿色进行高亮显示，其核心的原因在于没有关闭实时DRC检测，或者规则的优先级没有调整正确。解决的办法是，通过按快捷键T+D进入到在线DRC设置之中，勾选“Batch Mode”而非“Online Mode”，之后按照优先级将Width规则拖动到最上面。

孔到线距离留多宽

第二步：把孔壁到相邻走线的间距强制设为这样一个数值，进到【Design】这个特定区域，再点选【Rules】这个选项，接着前往【Electrical】这个分类，然后找到【Clearance】，在这里面建立全新的一个间距规则，这个数值是0.254mm（10mil）。单独设置内层孔环宽度为0.2mm，，该项设置是遵循IPC – 2221标准里B2级板材所对应的实测安全阈值。

【新手需防的状况要点提示】众多批量参与作业的板厂所反馈得来带有较高频次去被提及的问题，乃是过孔以及走线二者之间距离太过相近，进而就致使钻孔位点发生偏移状态之后产生短路情况。这其呈现出来的表现情形为，运用飞针进行测试时并不能够顺利通过，而且孔的边缘位置显现出发黑发暗的状况。针对于此所具备的解决办法是：于【印制电路板线路板面板】 – 【过孔】这个范畴之内，将所有过孔进行批量选择使其同时被选中，而后点击右键选择【操作动作】 – 【泪滴】这项操作去添加上泪滴，眼泪模样的泪滴长度设定为0.5毫米，宽度相应设定为0.3毫米，如此这般的操作能够在物理层面上增加安全的多余计量。

两种走线拐角方案对比

第三步：对走线拐角模式予以调整，于【Preferences】-【PCB Editor】-【Interactive Routing】之中对拐角样式作出修改。45度角加上圆弧过渡适宜1GHz以下的数字电路，其阻抗突变较小；纯粹的45度角适宜模拟音频或者大电流走线，加工最为快速，然而会在拐角处产生微小的阻抗反射。必须在高频射频板的情况下选择前者，对于普通控制板而言，选择后者能够降低布线时间，且降低幅度为百分之二十。

有一个新手需要避开的坑，那就是最坑人的报错，是出现“Un-Routed Net Constraint”这样的提示，意思是线没有连接完，然而在图上看起来却都已经连接了。其原因在于拐角的地方存在极短的不闭合线段，这种不闭合线段小于0.01mm。解决的办法是，先按Ctrl+A进行全选，再点击【Tools】，接着点击【Design Rule Check】，然后点击【Run】，之后在Report里定位到坐标，最后按Shift+S切换到单层模式，放大后删除残段。

报错完整解决流程

如果您碰到了“Broken Net Constraint”频繁出现报错的情况，不要慌张。处理该问题有一套一站式流程：首先，您需要按下R键和B键，以此来重建所有的铺铜；然后，您要按下T键和R键，再次运行规则检查。寻得报错之处后，借由【Edit】-【Move】-【Drag Vertex】操作，拖动拐点以便截断原来的线，重新连接后凭借按M和G来重置走线的几何形状。于【File】-【Fabrication Outputs】-【Gerber Files】领域，于最后阶段，勾选以2:5格式予以输出，将精度设定为±0.005mm，如此这般，方可经由板厂审核无误。

刚柔结合板或者埋盲孔设计，本方法并不适用，这类板子需要单独设置机械层约束。简易的替代方案是，直接通过【File】-【Fabrication Outputs】-【NC Drill】导出钻孔文件，发给板厂，让他们用CAM350对你做间距修正，前提是你的设计余量在0.05mm以内。

你于画板过程中，有没有因过孔与线距过于接近，而被工厂退回订单呢？在评论区交流一下你所遭遇过的坑洼情况，若点赞数量超过五百，我便继续撰写关于埋盲孔的Gerber输出时的避坑指南。

本人对CarSim 2023.0版本进行了实际测试，踩入过因参数匹配错误致使仿真直接崩溃的坑，新手只要跟着步骤一步步去操作，便能够轻松地避开这类常见问题。

时间步长设置多少合适

进行操作，将菜单打开，选择“Simulation” ，接着选择 “Solver Configuration”，然后去把 “Time Step”输入框找到。给出推荐，设置固定步长为0.001秒。给出理由，多数车辆动力学模型在0.001秒时能既保证精度，又不让电脑算崩。实测表明当步长为0.0005秒时太慢，步长在0.002秒以上时容易丢数据。

【新手需防避开错误】，经常出现的报错是“Solver未能成功收敛”，出现错误的原因是，步长太大致使状态量发生突变，解决的办法是，先把步长改回到0.001秒，要是仍然报错，那就勾选“Enable Zero Crossing”这个选项，然后再运行一遍。

两种求解器怎么选

在菜单“Simulation”里，“Solver Type”之下存在两选项，其一为ODE45，此乃变步长的；其二是ODE1，这是固定步长的。若要运行连续变道场景，那就选用ODE45，其速度快，然而结果不稳定。要是跑闭环控制标定，则必定得用ODE1，其结果是可以重复有规律可循的。我的有所割舍或选取的逻辑是，进行对比测试时选择ODE1，而开展快速验证工作会选ODE45。

【新手需防入坑】，好多人在选用ODE45之后再更换电脑便跑出不一样的结果，缘由在于，变步长是依赖CPU计算负载的，解决的办法是，切换成为ODE1，与此同时将相对误差设定为1e – 4，如此结果便能稳定下来。

高频报错一站式解决

所报错误内容为：“在t等于0.5秒时模型停止运行：超出范围”。其操作路径是：“工具” 指向 “数据检查” 进而 “信号监视器”。首先第一步，双击报错的时间点，找出超限的信号 “转向角”。接着第二步，打开 “输入” 面板，将最大转向角从30度.change为45度。然后第三步，再次运行仿真，问题不复存在。

以下避免新手踩坑，此报错根本是默认限幅格外严格，解决途径并非仅调整限幅，还得核查“Tire Model”里垂向力有无突变，要是依旧报错，关闭“ABS_Enable”开关，待仿真运行成功后再开启。

硬件在环实时仿真（HIL）并不适用此方法，这是由于HIL对步长有着至少0.001秒的要求，并且其运算必须采用定步长ODE1来进行。解决办法是替换为dSPACE的Simulink接口，采用离散求解器来运行。你在进行仿真操作时有没有碰到过“模型锁死”的报错情况呢？在评论区交流一下是如何解决的吧。

亲测华为USG6000E V600R007C00SPC100，曾遇全局规则跟接口规则优先级错乱致使业务全断之困局，新手依步骤逐一操作，便可轻易躲开此类常见问题。

1 进入分层视图并设置深度

在Web界面，先依次点击“策略”，接着点击“安全策略”，再点击“规则管理器”，于右侧寻找到“分层视图”按钮，随后单击该按钮，将参数“层级深度”通过手工方式输入3，最后点击“应用”。

【新手需躲开的坑】，常见出现报错“无法加载分层视图”的弹窗，其核心缘由是浏览器兼容性不太好（特别是IE模式的情况下）。能够快速解决的办法是：换用Chrome 80以上的版本，将缓存清空之后再重新进行登录。

2 配置父子规则继承关系

左键在分层视图之中，对父规则（.ID 为 1001）进行右键点选，从中选择“编辑子规则策略”选项，接着勾选“继承父规则动作”这一项目，把子规则 ID 的范围填写成 2001 – 2005。在点击“保存”这个动作之前，要确认“匹配顺序”的状态是“按层级优先”。

【新手需防入坑】，存在这样的情况：子规则已明确添加，然而却未产生作用，流量被匹配到了其他规则。究其缘由：是遗漏 设置了匹配顺序，系统会按照ID顺序进行默认处理。解决的办法是：退回到规则管理器的首页，寻找到标有“匹配顺序”的下拉框，强行将其设置为“按层级优先”后再进行保存。

3 调整分层优先级与兜底规则

当进入“全局配置”之中的“分层优先级”，把“接口层”的权重调整为10 ，将“区域层”的权重调至5 ，而“全局层”留有1。关键参数层级深度显示为3是最优的推荐数值：处于深度超过5的情况会显著地增加匹配时延（经过实测增加了40%）。深度为1时则不能够区分接口与区域，3层能够刚好覆盖全局、区域以及接口，维护与性能之间的平衡是为最好。

【新手避开陷阱】，要是权重设定得不恰当，就会引发“规则环检测失败”的错误提示，比如说接口层予以准许，然而全局层却加以拒绝，从而构成循环。完整的解决步骤如下：第一步是禁用“允许循环检测”复选框，第二步是手动导出配置文件，接着搜索其中的“loop_detect”并将其改成false，第三步是再次导入并且重启规则管理器服务。

有着两种实操方案进行对比，方案A呈现扁平化规则，所有规则处于同级状态，它适用于规则总数为200条规则的大规模环境，在此环境中修改父规则便能够联动子规则。现存在取舍逻辑，即倘若每周变更规则超过3次，那就无脑选择方案B；要是网络固定并且规则极少，那么方案A会更省事。

针对高频出现的报错“Error: Rule conflict at layer2”的完整解决流程如下：现象呈现为提交时出现冲突状况，原因在于父子规则的动作呈现相反态势（父规则予以允许然而子规则却加以拒绝）。一站式的步骤如下：其一，运用命令display rule conflict layer2来定位发生冲突的规则对；其二，把子规则的动作修改为“继承父动作”；其三，倘若业务存在例外需求，勾选“覆盖父动作”并添加备注，最后再次编译规则集。

此方法对动态时间调度规则不适用，对三层以上嵌套也不适用，像全局大于区域大于接口大于用户大于应用这种情况，经实测性能下降了60%。有一套简易替代方案，它包括改用策略矩阵也就是Policy Matrix直接对交叉组合进行定义，或者把它拆分为ACL分组后按照顺序去调用。

亲身实践Altium Designer 24.2，遭遇过线宽设置过于大胆致使工厂无法制作出来，差分等长费尽周折绕了许久结果忘记锁定相移，过孔盖油出现漏锡导致短路等诸多问题，新手依照步骤一步步去操作，便可轻易避开这类常见问题。

线宽线距怎么设最稳妥

将“设计”菜单里位于下方名为“规则”的窗口予以打开，进入到归属于“Routing”之下的“Width”此项子项之中。新创建出一个规则，予以设置把最小的线宽给定为6mil这个数值，将最大的线宽给定为100mil，其优先值一栏中填写8mil此数额。此6mil属于最优的建议性数值，这凭借的是在绝大多数的PCB打样工厂当中免费提供的技术是线宽处于6mil，若是范围变小以至于更加小则就会面临需要额外加钱这一状况而且会导致器件产品性能相当大比率变好的情况发生此情形当中良品率下降。

关于新手避坑，有这样一种情况，不少人直接设定为4mil想要走更细的线，然而在下单的时候，工厂却提示无法制作，于是只好改板重新来做，这就耽误了两天时间。出现报错弹窗显示“Clearance constraint violation”，这意味着间距超出了标准，解决这个问题的办法是，要把间距规则也调整到6mil以上，可别只是一味地关注线宽哦。

差分线如何绕等长配对

进入“布线”菜单，从中选择“交互式差分对布线”，接着点中你打算要走的差分网络对。然后右键选择“差分对属性”，将最大长度误差设定为5mil。在走完线之后，点击“工具”里面的“长度调整”，按住Tab键调出参数面板，把蛇形线振幅设置为20mil、间隙设置为12mil，手动推线直至长度匹配。

【新手需防】 通常出现的报错为“差分对相位差超出限定范围”，这般是由于你仅仅环绕了其中一条线路，然而却遗漏了环绕另一条线路。解决的办法是首先启动“差分对等长绕线”模式，软件会自行进行成对调整。还有一种方案是手动各自进行环绕，不过效率较为低下，并且容易出现差错，建议采用自动模式。

过孔盖油还是开窗选哪个

进入“规则”，点击“Manufacturing”下的“HoleSize”，设置过孔外径为24mil，孔径为12mil。接着，到“SolderMask”里，将“Tented”勾选上，这便是盖油设置。要是进行开窗即不盖油，则取消“Tented”勾选，并且加上助焊层。选择盖油能够防止氧化以及防止短路，适合高密度板；开窗适合测试点或者散热孔。

有着“新手避坑注意”之称的情况是，报错显示“Solder mask bridge”意味着开窗间距过小，致使两孔连接到一起从而出现漏锡现象。其解决的流程如下，首先要更改规则将开窗间距调整到8mil以上，接着重新进行铺铜操作，最后运行一遍DRC检查。经我实际测试，此流程能够一次性清除90%的工艺错误。

本方法不适用于那种需严格阻抗控制时不能仅依靠规则的超高频RF板，对于那类板子建议直接让板厂去计算阻抗叠层。普通数字电路按照这个去做基本上能够稳稳通过，板子回来之后进行焊接也会比较顺手。你在先前遇到过的让自身最为头疼的是哪一个坑呢？在评论区交流畅谈一番吧，为其点赞并收藏起来，下次进行改板的时候就可以直接翻出来查看。

进行实测的本人，所使用的是Altium Designer 22.6.1版本，曾踩踏过因GND焊盘散热不均匀进而致使虚焊的坑，对于新手来讲，只要跟着步骤一步步去操作，便能够轻松地避开此类常见问题。

什么是热焊盘设置核心参数

“十字连接宽度”是热焊盘设置里最为关键的参数，我实测后选择推荐值20mil。这个宽度倘若太细，载流便会不够，过波峰焊时易于烧断；要是太粗，散热就会太快，焊锡尚未流平便已凝固。20mil在常规1oz铜厚板上能够承受2A电流，焊接时热量传递恰好适宜。许多教程写明10mil，那是针对高密度手机板而言的，普通工业板千万不要照抄。

新手要避开陷阱，千万别直接采用默认的10mil ，我曾见过有人设置成10mil后，继电器大电流走线直接致使铜皮烧断，进而板子完全报废，解决的办法是预先改到20mil ，要是属于电源板还能够再加到25mil。

全连接和花焊盘怎么选

你得会两种方案，全连接适用于需要大电流或者散热器安装焊盘，它导热快、载流性能强；花焊盘适用于手工焊接或者返修较多的板子，其拆装便捷。取舍的逻辑十分简单，那就是看焊接方式。要是采用机器回流焊，选用全连接是没问题的，而要是使用手工烙铁焊，那就必须得用花焊盘，不然地平面散热速度太快，焊锡根本就化不开。

【新手防坑指南】千万别让整个印制板全都采用同一种连接形式。我有过惨痛经历：给电源模组使用了全连接方式，结果进行手工替换时，即便烙铁温度达到400度，也无法将其拆卸下来，最后只能强行撬动使焊盘断开连接。正确的操作方法是，针对电源大电流的支路采用全连接，对于普通贴片式的电阻电容采用花式焊盘，并且在于规则当中借助IsVia以及IsPad进行区分设置。

热焊盘设置三步硬操作

首先，开启规则设定，其路径为Design→Rules→Plane→Polygon Connect Style ，接着，于Where The Object Matches框之中挑选All ，随后，在下方Connect Style处选定Relief Connect ，再之后，对于Conductors数量选定4 ，然后，将Expansion值填写为10mil ，最后，把Conductor Width填写成20mil。

常见报错呈现为“无法建立连接”这一情况，其缘由在于铺铜优先级出现了相冲突的状况，出错的诱因乃是你在同一时刻设置多个Connect规则致使它们相互争斗，解决的办法是将Polygon Connect Style规则的优先级拉动至最为顶端之处，随后点击OK进而再度铺铜。

第二步，要选中那需要更改的焊盘，接着按F11键以此打开属性面板，于Thermal Relief选项当中勾选Override Library Setting。随后把Pad Thermal Relief的Expansion设置为12mil，将Aperture设置为20mil，这两个设置比默认值都各超出2mil，如此才能显著降低虚焊率。

好多人更改了焊点周边用于电气连接的金属部分的属性之后却发现进行覆铜操作时并没有随之更新，其关键的错误之处就在于没有钩选表示去除已无电气功能并与之相连导电路径失去电流流通作用的铜箔的选项。在进行覆铜的属性设置当中一定要把这个选项勾选，若不然，处于孤立状态的铜皮就会与相邻的焊点发生电流异常流动相通连接导致故障。

第三步，要对铺铜参数进行最终的确认，按照T加上G加上M的方式重新进行灌铜，在Polygon Manager当中去检查所有的铜皮均呈Solid模式，针对GND网络单独构建一个铺铜规则，将Connect Style选定为Direct Connection，此操作仅仅是针对电源地实施的。

【新手防错】详实报错流程：要是你碰到“Short Circuit Detected”报错，先摁住Shift+V瞧瞧3D模式，瞅瞅热焊盘十字脚有无碰到旁边过孔。一站式处理办法：将热焊盘的Expansion值由10mil增至14mil，接着再度铺铜，99%能够解决。

本方法不适用哪些场景

这组设置不适用于高频信号线，不适用于DDR等长线。高频信号对完整地平面有要求。热焊盘的十字缝隙会把回流路径破坏掉。替代方案是很简单的。直接做全连接。在焊盘周围打一圈过孔用来平衡散热。要是你做RF射频板。热焊盘直接用实心铜皮且别考虑焊接问题了。

我亲自进行了Cadence Allegro 17.4的实测，踩过因过孔网格避让规则未调好从而致使整板DRC爆炸的坑，新手依照步骤一步步去操作，便可轻松规避这类常见问题。

过孔网格避让间距设置多少合适

1. 开启Constraint Manager，其路线是：Setup跟着Constraints再到Constraint Manager，于Physical Constraint Set里头去找“Vias to Shape”的间距条目，把数值变更为0.127mm（5mil）。此数值为多数板厂具备的最小工艺能力，能够保障生产良率，且不会过度耗费布线空间，相比默认的0.254mm要更为宽松些。

有着新手需要避开的坑，是常见的报错，名为“DRC error: Via to Shape spacing violation”，其原因在于默认的间距太过严格，进而致使出现大量的假错。存在快速解决的办法，要在全局进行搜索该间距项，另外要以一次性批量的方式将其修改为0.127mm，然后再次重新去跑一次DRC，如此便能够消除九成以上的报错。

两种过孔避让方案怎么选

2. 方案A那种全局统一间距的情况，其操作路径是Setup → Constraints → Physical ，要在“Spacing”页直接去修改所有层的Vias to Shape值。方案B是区域规则，路径为Shape → Global Dynamic Params ，要添加Region并分配独立间距。高密度BGA区域采用方案B（区域间距能够收紧到0.1mm），普通区域采用方案A。

【新手需防入坑】区域规章未起作用的典型状况：DRC依旧报全域间距方面的错误。缘故在于Region的优先程度比默认规则要低，得在Constraint Manager里把Region规则拖拽至列表最上头，强行优先进行匹配。

过孔网格避让报错怎么解决

3. 高频出现的完整表示为“DRC: Via on Grid Violation”的报错，其原因在于，过孔的中心位置处于那种负片平面的网格线之上，然而该网格线却不存在热焊盘连接。全面的解决流程是，开启Shape Global Parameters（其路径为Shape至Global Dynamic Params），将“Thermal relief connects to all vias” 的勾选取消，转而勾选“Vias with holes”，随后点击“Update DRC”以进行重新刷新。

做完这一步居然还会报错，怎么回事呢？那就得去检查一下Manufacture当中的Artwork里的Gerber设置，要保证“Suppress unconnected internal planes”没有被错误地勾选。要是已经勾了的话？负片就会把过孔连接给完全切掉，那怎么办呢？取消勾选之后再重新出图就可以了。

此篇文章所采用的方法，并不适用于HDI板子当中的微孔，也就是孔径小于等于0.1mm的那种，原因在于微小孔自身的结构存在差异。可供替代的方案是，运用Allegro的Microvia专门规则，于Constraint Manager的Physical里，去单独设定“Microvia to Shape”的间距，其推荐数值为0.05mm。你平常在画板的时候，有没有碰到过因为过孔避让而致使整个板子需要返工的状况？在评论区交流一下你遭遇过的踩坑经历，要是觉着有用就点个赞给予支持。