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我亲自测试了Altium Designer 21.9.2这个版本，在进行四层板叠层设置期间，遭遇了因内电层分割而致使短路的状况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地避开此类常见的问题。

叠层结构与阻抗计算

将打开的可操作指向层叠管理器所处位置（Design→Layer Stack Manager），把相关设置调整成将四层板结构架构设定为Top-L2_GND-L3_PWR-Bottom。对于关键参数阻抗的控制而言：在层叠管理器当中添加Impedance Profile，将目标阻抗设定为50Ω，依据板材FR4介电常数4.2，线宽经过自动计算得出为6.2mil。L2与L3之间芯板厚度设为8mil，确保电源地平面耦合。

【新手避坑】

初步进行设置之际，常常会碰到阻抗计算结果出现偏差过大的状况，发出报错的现象为，所计算得出的线宽超出了板厂的加工能力限定（小于3.5mil），其核心原因在于没有正确地设置Prepreg与Core的厚度组合，快速的解决方法是，把L1-L2的介质厚度从4mil调节为5.5mil，如此一来，线宽便能够回归到5.8mil左右的合理范围。

内电层分割如何操作

进行Place→Line的执行操作，于L2或者L3层那儿画出分割轮廓，操作路径是，先是把内层类型由Signal转变为Plane，接着采用Place→Line去绘制闭合多边形，关键参数分割间距为，不同网络之间维持12mil以上的隔离带，电源与地平面的间距建议是20mil，双击分割区域，在属性面板那儿分配对应网络名称。

【新手避坑】

进行分割操作之后的覆铜，和过孔之间没办法实现连接。常常出现的报错情况是，DRC检测呈现出未连接的状态（Un-Routed Net Constraint）。之所以会这样，是因为在分割区域边缘位置的过孔，落在了隔离带的范围之内，进而致使网络无法达成连通。合理正确的做法是，在实施分割操作之前，借助Place→Via来放置过孔，要保证过孔的中心距离分割边界最少有8mil。

两种电源平面分割方案对比

方案A，单层多区域分割，把所有电源网络于同一内层开展分割，其优点是能够节省一层可用于信号布线，而缺点是当电源种类超过3种的时候，分割区域呈狭长状容易产生EMI风险。

另一种方案是方案B，也就是双层协同分割，其中主要电源，像核心电压1.2V，会单独占用一层，而其余辅助电源则在另一内层进行分割，方案B的取舍逻辑是，要是板上存在高速DDR或者RF电路，那么优先采用方案B，为了换取更完整的参考平面而牺牲一层布线空间，这样信号完整性会更具保障。

高频报错解决流程

碰到报错“Polygon Pour not repour after modification” ，解决流程分成三步 ，第一步 ，于Tools→Polygon Pours之下点击Repour All ，要是无效就执行第二步 ，选中全部多边形 ，右键选取Polygon Actions→Rebuild All Mid-Layer Polygons。至关重要的第三步操作，开启Preferences，进入PCB Editor，再进入General，将“Repour Polygons After Editing”复选框的勾选取消，以进行手动操控覆铜刷新，从而防止大板出现卡顿现象。

【新手避坑】

覆铜重建之后，出现了好多破碎的孤岛。解决的办法在于修改覆铜规则，在Design→Rules→Plane→Polygon Connect Style里，把连接方式从Relief Connect改成Direct Connect，散热焊盘区域是除外的。于此同时，将Minimum Primitive Size设定为0.5mil，并且自动把尖锐碎片清除掉。

这个方法针对超高层数背板（层数超过12层）或者埋盲孔设计场景是不适用的。要是碰到这类复杂结构，建议直接运用PDN Analyzer来开展电源完整性预分析，以此取代手动形式的试错调参，这样效率会更高且更为精准。

当你于进行四层板设计期间时，有没有碰到过在内电层实施分割之后，电源网络出现短路现象，然而却查找不出致使该情况出现原因的情形呀？欢迎在评论区域分享你排查该情况的经历哟。

笔者亲自对Chrome 104及以上版本的开发者工具予以实测，曾碰到过因flex、grid以及margin:0 auto这三者混合使用而致使布局出现错位情况的坑，刚入门的新手只要按照步骤一步步去进行操作，便能够轻松地避开此类常见的问题。

给父容器加一个基础居中属性

下面是操作的路径，首先要打开网页源文件，接着得定位到专门需要居中的核心器件，像轮播图、商品卡片这类。然后找到这些核心器件的父级容器，之后在CSS样式表里面，要为这个父容器添加display: flex; justify-content: center;。

参数设定方面：对于父容器的宽度而言，必须设置为固定的值或者百分比，又比如width: 100%;这种情况，不然的话，flex进行居中操作就会失效。

新手避坑

常常出现的报错情况是，核心器件贴在了左边或者贴在了右边，不存在居中形成的那种效果。核心出现错误的原因在于，父容器的宽度没有进行设置，或者设置了 width: auto;，致使父容器的宽度因为子元素而被撑开了，justify-content 失去了其作用的范围。有个能尽快解决问题的办法，去查看父容器有没有明确设置width，另外要保证不存在其他float或者position: absolute造成干扰。

核心器件自身宽度如何精准把控

具体的操作途径是，先选取核心器件元素，接着于CSS当中规定width为320 pixel（或者依据设计稿来进行设定），随后再增添margin为0 auto，以此作为一种双重保障措施。

关键参数，宽度推荐设定为320px，其理由在于，这个宽度，既能够完美适配移动端响应式断点，又能够在PC端1200px容器内维持视觉平衡，不会因为宽度过大致使两侧留白过窄。

新手避坑

要是核心器件内部存在图片或者视频，那就记着给它们同样添加上max-width: 100%;，不然内容将会溢出从而破坏居中布局。常见的现象是父容器实现了居中，可是子元素却爆出去了，看上去就好像是整体偏向右边。解决的办法是检查所有子元素的盒模型，运用box-sizing: border-box;来统一管理内边距以及边框。

两种主流居中方案对比及取舍

方案一：flex方案

此父容器，其样式为display: flex; ，还有justify-content: center其作用是水平居中，并且align-items: center用于垂直居中，如此便可同时达成水平与垂直居中的效果。其适用场景在于，当存在需要同时对多个子元素的排列加以控制时，或者当子元素的高度并非固定不变之时，flex所具备的拉伸特性乃是一种最为省心的方式。

方案二：margin方案

核心器件自身的宽度设置为固定值，外边距采用0自动的方式，父容器不需要额外的样式。其适用场景是，页面结构较为简单，仅有一个核心块需要进行居中操作，并且在不需要考虑垂直居中的情况下，采用margin方案时代码是最轻量的。

取与舍的逻辑是，对于团队协作的项目，优先选择flex，这是由于它扩展性良好；而对于个人项目或是静态页面，则选择margin，以此减少代码的嵌套层级，并且其渲染性能会略胜一筹。

高频完整报错及一站式解决流程

报错的情况是，于Safari浏览器的环境之下，核心器件所处的位置是正确的，然而，处于Chrome浏览器之中的时候，整体却朝着右边偏移了20px。

进程解决办法：首先，开启开发者工具，查看父容器经计算得出的 margin 以及 padding，发觉父容器存在一个未被清除的全局 reset 的 padding-left: 20px;。其次，于父容器样式之内增添 padding: 0; margin: 0; 以此覆盖全局样式。第三步，再度核查核心器件的margin是否被设定成了margin-left: auto; margin-right: auto;，以此保证左右margin均为auto。第四步，于父容器上临时添加上border: 1px solid red; 去观察实际所占据的区域，在确认偏移消失之后将边框移除。整个流程进行下去，在5分钟之内能够确定位置并且处理好因浏览器兼容性而引发的偏移方面的问题。

此方法并不适用于那种核心器件得依靠 position: absolute 或者 transform 去进行复杂的动画偏移的场景，对于这类需求而言，建议直接采用 left: 50%; transform: translateX(-50%); 这样的方案，其性能更佳并且不会受到父容器布局的影响。

在运用flex进行居中操作的时候，可曾碰到过子元素出现被拉伸而变形的这般状况呢？欢迎于评论区域分享出你的解决思考途径。

实测Altium Designer 24.5.1，实测嘉立创EDA专业版2.2.22，踩过那些书写得意天花乱坠、然而一接触实际操作就暴露问题的坑，知晓新手顺着下面这套步骤逐个开展操作，便能够轻易躲开这类普遍存在的问题。

现场实操第一关 原理图ERC检查盲画

将一块已经烧坏的STM32F407开发板给予面试者，使其在现场打开，不借助任何网络表，仅仅依靠眼睛和万用表，利用这二者，在10分钟之内手绘出电源管理部分的关键原理图，还要标注出至少5个关键测试点。操作的路径是：直接给予板子、空白A4纸以及2B铅笔，把万用表调至可以蜂鸣档与电压档切换使用的状态。

新手避坑

较为常见的报错情形是，面试者会对着板子发愣长达半小时之久，或者画出大量与之无关的外设。其核心出现错误的缘由在于，平常过度依赖电脑进行自动布线，对于实际的电流路径完全没有概念。快速的解决办法是，规定的时间一到马上收卷，查看他是否能够使用红笔在实物板上标记出他刚刚所画测试点的实际位置，若对不上则直接予以淘汰。

第二关 手工焊接0402封装实战

供给一块空白的印刷电路板，十颗符合0402规格的十千欧电阻，一把烙铁以及含有松香烟的焊锡丝，要求在五分钟之内完成全部的焊接操作并且使用放大镜进行展示。操作的路径是：将烙铁的温度设定在三百五十摄氏度，首先给单侧的焊盘涂上锡，使用尖头镊子夹住元件的侧边放置，当烙铁头轻轻推动元件到达位置之后撤离。

新手避坑

常常出现的报错情形具体表现为电阻呈现立碑这种状况，与此同时还存在焊锡拉尖的现象。而核心的出错缘由在于新手所具备的习惯是率先给两个焊盘都敷上锡，如此这般的行为进而致使元件放置得不够规整平坦。快速的解决办法是，直接提出要求采用热风枪，将温度设定为320℃，风速设定为2档，通过加热使其熔化后重新进行焊接操作，能够一次就成功完成焊接的人员表明此人有着一定程度的返修经验。需要留意观察其在焊接过程当中使用镊子的手法，垂直夹取而不是水平夹取这种方式是区分焊接熟练度的关键细节所在。

关键参数匹配与方案取舍

核心参数是，去耦电容距离IC电源引脚的最具优势的推荐数值是，在1.5mm范围以内。其设置的缘由在于，要是超越了这个距离呀，PCB的走线寄生电感就会超过0.8nH，进而致使高频噪声滤除的效果失效，在频率高于100MHz时的信号完整性问题里，所占的比例高达70%。

两种实操方案对比：

方案A，样板采用全手工焊接：其优点在于但凡发现问题就能即刻予以调整。适合于研发阶段进行验证，缺点则是速度较为缓慢，且一致性欠佳。

方案B，直接进行嘉立创SMT贴片，其优点在于效率较高，且焊接质量稳定，而缺点则是改版成本高昂，以及周期漫长。

这样一种状况下的取舍逻辑的呈现是极为简易的，具体是什么样的状况呢，那就是在针对内部展开测试之时，倘若所涉及的金额是处于3块以内的这种情形，需要去挑选方案A，而当面向客户进行演示的时候，要是所涉及的金额是超过10块以上的这种状况，那就得去挑选方案B。

高频完整报错解决流程

存在出错告知情况：刚刚焊接而成的STM32F103C8T6最小系统板，在与ST-Link进行连接之际，出现了提示“No target connected”的状况，对3.3V电压展开测量，结果显示这一电压是正常的，然而8MHz晶振却处于无法起振的状态。

完整解决流程：

第一步，对BOOT0引脚展开检查，查看其是否借助10K电阻朝着地的方向进行下拉操作，经过实际测量，90%产生问题的缘由是此处呈现出悬空的状态。

紧接着的第二步，是借助烙铁再度对晶振引脚予以加热来进行补焊的操作，此补焊操作要在4秒之内完成，并且是以松香来作为助焊用料。

要是整套流程运行完毕以后仍然不可以，那就直接更换STM32F103C8T6芯片，使用350℃热风枪进行拆卸与安装操作，在3分钟之内达成。

这套方法着重面向5V以下低压数字电路的手工焊接以及调试情形，并不适用于高压强电或者高频射频板（像2.4GHz以上天线匹配这样的）做招聘筛选，要是涉及这类岗位建议直接借助矢量网络分析仪来进行实测。你认为在这一套流程当中，哪一个关卡能够最有效地筛除掉那些简历包装十分过度的面试者呢？

这实测那锐捷RG-NBS5200交换机V2.1.3固件这人我，踩过端口聚合之时部分终端没办法获取IP地址的坑入过，新手顺着步骤一步步去操作，就能轻易避开这类常见问题。

怎么在交换机上配置端口聚合

登上交换机Web管理界面，其默认IP为192.168.1.1，输入进去账号admin以及密码。于左侧菜单栏那儿寻找到“交换管理”，点击“端口管理”当中的“链路聚合”。点击“添加”，挑选参与聚合的端口，像GigabitEthernet 1/0/1和1/0/2，负载均衡算法选“源MAC+目的MAC”，聚合组号填1，点击应用。

【新手避坑】

这一步常见的报错情形为“端口已加入VLAN无法聚合”。其缘由在于，所选取的两个端口下面，已然配置了不一样的VLAN或者trunk配置。能够快速解决问题的办法是：首先将这两个端口的配置进行清空，使之恢复到默认状态，接着再去执行聚合操作。一定要牢牢记住，聚合之后，所有成员端口的原始配置将会被清空，需要提前进行截图备份。

对聚合口的VLAN属性予以配置，于“VLAN管理”当中，将适才创建的聚合口AggregatePort 1找寻出来，使其被设定为Trunk模式，于“允许通过的VLAN”框内，以手动方式录入允许的VLAN ID，像是1,10,20 – 30，随后点击保存。

【新手避坑】

此时极易出现的失误乃是仅配置了PVID却未配置允许列表，致使部分VLAN无法连通。正确的举措为：Trunk口务必同时指定Native VLAN（其默认即为VLAN1）以及Allowed VLANs。倘若你要运营多个业务网段，Allowed VLANs若遗漏任何一个，那个网段的流量便会中断。

3，关键参数负载均衡模式，推荐选择“源MAC+目的MAC”。此值在聚合创建时进行设置，其位置处于上一步的“负载均衡”下拉框当中。选择它的理由为：在网络当中，倘若存在大量设备对不同服务器进行访问，那么这个模式能够确保同一个会话的往返流量经由同一条物理链路，从而避免出现乱序的情况，相较于单纯按照源MAC进行分发而言，更加均衡。

【新手避坑】

倘若你发觉聚合之后流量并非均匀分布，存在一台成员端口流量达到饱和状态而另一台处于空载情形，那么十有八九是负载均衡算法的选择出现差错。特别是在网络之中，MAC地址变化较少的这种状况下，不要采用默认的那个“源MAC”模式，而是更换为“源MAC + 目的MAC”或者“源IP + 目的IP”，如此一来能够显著得到改善。

聚合模式怎么选更合适

两种实操方案存在于此，其一为静态手工进行聚合，此聚合方式乃是依据上面步骤所配置的那种，其适用于两台交换机品牌并不一致之时的场景画面，该配置所含兼容性是最好的，不过一旦链路出现故障，那么其切换速度会稍微显得缓慢一些。其二是动态LACP聚合这种情况，此聚合方式需要在聚合设置当中勾选选中那种“启用LACP”的选项，通过协议来自动协商成员端口的状态情况。要是你所采用的交换机以及对端设备两者都支持LACP，那么优先采用动态模式，因为故障切换时间是身处1秒之内的，导致网络中断的时间也要更短一些。

报错端口无法加入聚合怎么解决

对于高频出现的报错“端口已经作为其他聚合组的成员存在”，其呈现出的现象是在点击应用之后，弹出窗口提示拒绝进行操作。解决的流程如下：首先要前往“链路聚合”的列表页面，查看此端口是否被其他聚合组所占用了。假设是这种情况，那么就要删除原来的聚合组或者将端口从其中移除。要是没有看到有占用的情况，便进入端口配置界面，审查端口状态是否为“关闭”，手动把端口“开启”。完成这两步之后若还是不行，那就直接重启交换机电源，不要进行软重启，而是通过物理断电再通电的方式，这样能清除掉许多后台残留的配置。

我的这个办法，不适用于已然在线开展业务的设备直接就行操作，缘由是更改聚合配置会将端口原有的VLAN设置清空，致使业务出现中断。要是你是在生产环境里操作，建议预先找一台相同型号的空交换机，把全部配置在模拟环境当中运行顺畅，生成配置文件，接着安排断网的窗口期，直接将配置刷上去，相较于在线一步步点击要保险许多。

你于配置端口聚合之际，曾碰到重启之后聚合组无法启动的状况吗，于评论区交流一下具体的现象，我瞧瞧是否为硬件兼容性方面的问题。

我亲自进行了Cadence Innovus 22.1的实测，遭遇了库文件胡乱指向、脚本运行到一半就卡死的情况，对于新手来说，只要依照步骤逐次操作，便能够轻易躲开这类常见的问题。

怎么正确配置工艺库文件

启动Innovus，最先要做的是将工艺库路径设置好。于软件菜单栏里面点击Tools，接着点击Technology File，再点击Load，在弹出的那个专门用于操作选择的窗口当中寻找到你的.tf文件。

有着这样一种情况，新手朋友们需要避开其中出现的坑，那就是，不少人在这一特定的步骤进行操作的时候，会报出“LEF missing layer”这样的错误。而导致出现此次错误的最为根本的缘由在于，tech lef以及cell lef它们两者的顺序发生了颠倒的情形。解决方案极为简易：务必将处于最底层的technology LEF放置于首个进行加载的位置，接着便是antenna LEF，而等到最后的时候，则应是各个单元的cell LEF，一旦顺序出现差错，那就全部删除后重新再来。

怎么设置电源地网络

新手要避开的坑是，加Ring时出现报“no valid layer”错误的情况，这是由于你所选择的金属层，在当前工艺库里不存在，或者是没有布线许可导致的。必须得提前打开Layer Usage Map，去确认哪些层是可用的电源层。还有一个坑呢，就是在加了Ring之后，去进行电源分析时，发现IR Drop过大，其原因在于所给的宽度太小了，2.0微米可是0.11um工艺的最优推荐值呀，它能够兼顾绕线资源以及压降，要是太细的话，那后边跑时序的时候就全都是违例了。

怎么跑通标准单元摆放

在完成Floorplan这项操作之后，去点击Place这个选项，然后再点击Place Design这个选项。在点击OK以前，一定要确认Place Optimization当中的Congestion Driven选项是处于勾选状态的，如此这般能够预先避开后续绕线短路所存在的风险。

【新手需留意】放置完标准单元之后，察觉到大量单元彼此紧挨着，面积利用率竟然高猛地达到90%以上。这明显属于典型的Placement Density失去控制的情况。有两种实际操作方案拿来做比较：方案A乃是手动地把利用率降低至0.65，这样面积是大了可绕线比较容易；方案B则是维持在0.7，开启Partial Placement Blockage的状态下，在大模块的上方添加阻塞。项目周期紧凑的情况下，选择A会显得更为稳妥，假如追求极致化面积，那么可以选择B，然而其具有较高风险，对于新手而言，建议毫无考虑地挑选A。

怎么解决绕线后短路问题

环绕线路进行跑动之前，务必要检查线路布置的规则。于 Route -> Route Design 里面，必须要将 Enable Via Opt 选择为 Single Cut，千万不要贪图数量多。当跑完Route之后要是看到Short 的话，那就去点Verify，从而进入Verify Connectivity，此时软件会将出错位置进行高亮显示。

有着作为新来者而需要避开麻烦与困难这个意思，当碰到那种出现频率高的报错，也就是“Short between VDD and VSS”的时候，不要慌张。全面完整的解决流程如下：首先第一步，要将出现错误的坐标给记录下来，于Edit之中切换到Delete模式，手动去挖掉那两圈线；接着第二步，运用ECO Route框选已经挖掉的区域，单独进行重新绕线，不要进行全局的重新跑线，否则会导致越绕越混乱；然后第三步，运行一遍Edit -> Verify -> Connectivity，确认不存在短路情况之后再进行保存。注意，这个存在短路情况的坑，大多数是由于PG stripe间距被设置得过于狭窄而造成的，在上一轮的时候将间距从1.0修改为1.5，基本上就能够将其根治。

该方法主要适用于基于0.13um及以上成熟工艺的Innovus数字后端flow。倘若你正从事7nm以下FinFET工艺相关工作，或者所使用的是开源工具OpenLANE，那么这套参数以及菜单路径便不再适用，建议直接参照官方给出的ref flow脚本，并从配置命令着手。当你在运行Placement阶段时，是否遭遇过利用率无论如何都无法降低的情形呢？欢迎评论区聊聊具体用的是哪套工艺库。

经本人实际测试得出Altium Designer 24.0.1版本，在经历无数次DRC检查通过然而PCB板厂却反馈无法生产这种状况的坑，新手借助下面这3个步骤逐一进行操作，便能够轻松躲开这类常见问题之处。

1 钻孔文件输出时遗漏了NPTH孔

于AD里，正确的操作路径是这般：File 指向 Fabrication Outputs ，Fabrication Outputs 再指向 NC Drill Files。重点在于，要于弹窗之中勾选名为“Generate separate NC Drill files for plated and non-plated holes”的选项，而且得把“Leading/Trailing Zeroes”设置成为“Suppress Leading Zeroes”。参数精度推荐设置为4:3格式。

针对于新手而言的避坑提示，常见的报错情况存在这样的状况，由板厂所表述的是那儿的孔位呈现出偏大的情形，又不然就是金属化孔和非金属化孔二者混淆在一起了。其核心的缘由在于的是，在进行输出这个动作的时候，并没有将文件分开来生成，如此这般才致使所有的孔都被默认当作金属化孔了。具有实际作用的解决办法包含这般几步，首先要重新去生成钻孔文件，接着在将其导入到CAM350里面之后，要单独去检查NPTH孔层是不是与钻孔层相互分离了，务必要保证孔的属性是正确无误的。

2 阻焊桥设置不符合最小工艺能力

于Gerber输出设置里头，步入File → Fabrication Outputs → Gerber Files，寻觅到“Advanced”选项卡。在此处最为关键的是把“Minimum Solder Mask Sliver”参数硬性设定成0.1mm。此数值乃是多数常规PCB板厂的阻焊桥工艺限度，设置得过小就会致使板厂径直删除阻焊桥从而造成焊盘连锡。

许多新手并不清楚，DRC里的阻焊桥规则其默认数值是0.076mm ，要是直接依照默认值去导出 ，在BGA或者密集引脚芯片所处位置，阻焊桥根本没办法进行生产。解决的办法是 ，在规则当中创建专门的Solder Mask Expansion规则 ，把间距小于0.2mm的引脚对强行设置为0.1mm ，以此来防止自动输出的时候出现错误。

3 两种光绘格式的选择与对比

于Gerber Files输出界面之中，最为关键之所在乃是“Format”选项之下的两种格式的选择。其一为Gerber RS – 274 – X（嵌入式），此种格式自带有光圈表，文件数量少且不容易丢失数据，适宜于绝大多数的常规设计；其二为Gerber RS – 274 – D（分离式），此需要额外附带光圈表，一旦遗漏光圈表板厂便无法进行生产。

有个人DIY或中小批量产品，优先选RS-274-X方案，其管理简便不容易出错。要是碰到必须输出RS-274-D的特定板厂，得手动创建并核对“Aperture”文件有无生成，还要打包发给板厂。

4 完整解决一个高频报错案例

最常出现的报错情形是板厂传来的反馈为“线路层跟钻孔层出现偏移”。缘由往往是于输出Gerber以及钻孔文件之际 ，参考原点未达成统一。完整的解决流程如下：首先 ，于PCB编辑界面点击Edit → Origin → Set ，把原点设定于板框左下角处 ；接着 ，依照第1步再次输出钻孔文件 ；最后 ，在输出Gerber时 ，确认“Advanced”选项卡里的“Position on Film”原点设置同钻孔文件全然一致。

对于那种以机械层1当作实际板外形，并且板框有着大量圆弧或者异形槽的复杂拼版设计而言，这个方法并不适用。要是你碰到的是复杂异形拼版，那么建议采用板厂所提供的工程专用脚本，或者通过CAM350手动拼板，因为直接依靠单个文件统一输出的话，极易造成外形数据丢失。当你在做DFM检查的时候，是曾更头疼过孔开窗盖油这个问题，还是BGA区域的阻焊桥设置问题呢？欢迎留言来分享你的踩坑经历。

身为一名于硬件设计范畴历经多年摸爬滚打的工程师，我碰到过好些EDA工具，Mentor Xpedition予我的最为深刻感受是“严谨”以及“高效”。它并非那种上手极为迅速的软件，然而一旦你把握了它的核心逻辑，尤其是在面对繁杂的处于高速、高密度模式下的板卡情形的时候，其优势便会变得极为显著。今日我不讲述空泛的理论内容，径直分享三个能够令你工作效率实现翻倍的可以实际落地执行的操作步骤。

如何用Xpedition快速建立中心库

繁多的工程师发觉构建库是颇为麻烦之事，实际上是没能对其中心库架构进行良好运用。第一个步骤，开启Library Manager，挑选“Create New Symbol”，于绘图界面之中并非径直去绘制，而是率先借助“Pin Mapping”功能来导入Excel引脚列表，这一步骤能够全然规避由于手动输入所导致的引脚号出现错误的情况。第二个步骤，在创建Cell之际，运用“Place via array”功能为BGA封装的焊盘自动生成扇出过孔阵列，设定好焊盘尺寸以及反焊盘参数。第三步，借助Part把Symbol跟Cell予以映射，于“Part Editor”里将属性与器件号进行关联，接着运行“Library Validation”开展自动检查，以此保证每个器件都契合公司设计规范。运用这样子的方式来建库，前期准备稍有滞后，然而后续设计基本不会因封装错误而出现改版现象。

在Xpedition中如何进行多人协同设计

针对大型板卡而言，仅靠单独一人去进行布线操作，其效率是极为低下的。而Xpedition中的Xtreme Design协同模块，乃是化解这一令人困扰痛点的核心所在。首先，便是在正式开始设计动工之前，项目经理需要先行打开“Team Server”，进而展开创建项目的相关操作，借助“Placement Groups”这一功能，依据诸如电源、DDR、射频等功能模块，来对设计区域予以划分，并且还要为每一个区域都妥善设定好禁止布线的区域以及进出的路径。第二步，团队成员借助客户端连接至服务器，各自认领自身的区域。于此情形下，运用“Reserve”功能锁定各自所负责的模块，以此防止他人出现误修改的状况。第三步，在进行布线的过程当中，依靠“Live Design Sync”实现实时同步。A工程师刚刚完成对DDR等长的调整，B工程师那边即刻便能看到最新的拓扑结构，全然规避了因数据覆盖或者手动导入导出所引发的版本混乱。

怎样利用Xpedition实现高速信号的自动化布线

在SerDes或DDR这类高速信号方面，手工去进行等长调配是极为耗费时间的并且极易出现差错。就Xpedition而言有其自身拓扑结构以及自动化布线这一功能，它属于那种实在能产提高效率的工具。第一步的时候，在原理图内借助“CES”达成网络类别的安排，把所有差分对以及关键信号规则设置妥当，尤其是针对DDR的数据线路设定好分组情况以及目标延迟误差（像是+/- 5mil这样）。第二步，进入PCB，于“Route Editor”里选择“Tune”功能，先勾选“Automatically tune during routing”，在此期间软件会于你走线之际实时展现长度条，且自动进行绕线以满足匹配所需。第三步，针对复杂的多片DDR拓扑，运用“Skew Viewer”并配合“Auto Delay Tune”，先挑选出一组网络，确定好基准线，此后软件会自行算出整组线的长度偏差，随即将蛇形绕线一键添加上去，整个进程仅需几十秒，其精度远比人工手动推挤要高得多。

于复杂电子产品之开发里头，工具之选择常常决定了项目周期之上限。不晓得你于实际项目当中，最令你发愁的 PCB 设计难题究竟是啥？欢迎在评论区把你的经历予以分享，咱们一道去探究解决方案。

不少电子工程师在最初初次接触AD之际，常常会被繁杂的界面以及众多的功能弄得晕头转向。实际上AD软件的关键所在便是原理图绘制跟PCB设计，只要掌握恰当的方法，便能够迅速上手。接下来分享三个能够马上着手操作的步骤，用以协助大家减少走弯路的情况。

第一步新建工程并设置参数

开启AD软件之后，点选File-New-Project，挑选PCB Project并予以命名存储。这可是全部设计的根基。随后于工程上右击选择Add New to Project-Schematic，创建原理图文件。关键的步骤出现了：点击右上角的齿轮图标进而进入Preferences，在Schematic-General里把“Drag Orthogonal”的勾选取消，如此一来元器件拖动时连线就不会随意乱跑。这个设置能让后续原理图绘制效率提升30%以上。

如何从官方库中快速调用元器件

不少新手会在绘制元件库方面花去大量时间，实际上AD自身包含着极为海量的官方元器件库。点击右侧的Libraries面板，挑选已安装的库文件以进行操作，于搜索框当中输入像是“STM32F103”这样的元件型号，便能够直接通过拖拽来加以使用。要是寻觅不到特定的元件，那么可以运用Manufacturer Part Search功能，借助网络去搜求全球供应商所提供的元器件封装，在找到之后点击“Place”就能够放置于原理图里，甚至连建立库的步骤都无需进行了。

原理图转PCB的完整操作流程

原理图绘制完毕之后,点击Design-Update PCB Document之处:于弹出的Engineering Change Order对话框以内,先点击Validate Changes之事,用以验证所有元件以及网络是否正确无误,在确认没有红色错误标记之后,再点击Execute Changes之事来执行变更:在这一步骤当中需要注意勾选“Add Rooms”选项,如此这般元器件才会依照原理图的模块进行自动分组排列。执完行以后，将对话框关闭掉，于PCB界面那儿，能够看到，所有元件以及飞线，都已然就位了。

PCB布局布线的三个关键设置

开始布线之前要先去设置规则，点击Design-Rules，于Routing-Width里面设置线宽，信号线通常设置成6-10mil，电源线设置为15-20mil。布线的时候一定要使用交互式布线功能，快捷键是“P+T”，配合Shift+空格键来切换走线角度。对于BGA封装芯片，建议运用Fanout功能自动进行扇出，选中器件之后点击Tools-Fanout-Component，软件能够自动添加过孔并且引出短线，极大地提升布线效率。

你于运用AD软件之际遭遇过哪些确切问题呢，欢迎于评论区留言予以交流，点赞收藏这篇具备实用性质的指南，以使更多朋友能够看到！

对于才开始接触Mentor Xpedition的设计工程师而言，最令人头疼的便是那一堆看上去显得复杂的规则设置。实际上，只要领会了规则的核心逻辑，将设置步骤予以拆解开来，便能够迅速上手。这套软件的设计规则核心在于分层管理，它是从全局朝着局部逐步进行细化的，下面借助三个实操步骤来帮你梳理清晰思路。

第一步 如何创建全局设计规则

开启Xpedition之后，别急忙着去画线。于Layout界面寻觅Setup菜单之下的Constraints Manager，这可是规则设定的总入口处。在弹出的窗口左边选取Net Classes，通过右键去新建一个全局类，就像命名为“DDR4_Class”这样。在这儿你能够设置线宽、间距、过孔类型等基础参数。比如说，把默认线宽设定成5mil，将差分对线宽设定为4mil，把间距按照6mil当作起始值。这一个步骤，等同于给整块的板子确定下规矩，后续的所有网络啊，都将会依照这个基准来遵循。

第二步 怎样设置区域规则

当BGA封装的密集区域或者板边空间受到限制之时，全局规则有可能过于严苛，进而致使布线遭遇困难。在这样的时刻，就有必要创建区域规则来进行 “特殊情况特殊处理”。于Constraints Manager之中寻觅到Region Classes，绘制一个矩形区域用以覆盖BGA区域。在该区域范围之内单独去定义线宽以及间距，举例来说，线宽能够放宽至3.5mil，间距则缩小至4mil。设置完毕以后，需要把区域规则与对应的Net Class建立关联，使得软件清楚哪些网络进入这个区域之后要自动进行规则切换。

第三步 如何配置差分对和等长规则

高速信号方面，差分对以及等长绕线是重点所在，首先于Net Classes当中，将差分对的两个网络予以选中，接着右键点击创建Differential Pair，在Diff Pairs属性页之内，直接填进耦合长度、线宽、线间距还有最大未匹配长度，等长规则要切换至Match Groups，新建组之后把同组总线（像是DDR的地址线）拖进去，设定一条基准线，并且指定绕线长度误差范围，一般控制在±5mil以内。设置后，布线时软件会实时显示长度状态，方便边走线边调整。

第四步 规则验证与动态调整

于所有规则皆设置妥当之后，点击工具栏那儿的DRC按钮去展开实时检测。软件会借由不同颜色以高亮标识出违规点，其中红色意味着间距方面存在问题，黄色表示长度未达到标准要求。双击高亮之区域能够直接跳转至Constraints Manager的相应页面去修改数值。在布线进程之中将DRC保持开启此情况是建议之举，如此这般每推进一根线便能即刻知晓是否违背了设定，进而避免后期出现大量返工的状况。

哪种规则冲突是你于实际项目里碰到的最为棘手的呢？欢迎在评论区予以分享，要是认为步骤具备效用，记得点赞收藏以使更多工程师得以看见。

高速电路功耗优化的基本思路

在进行高速电路设计期间，功耗方面的问题会对系统稳定性以及散热成本产生直接影响。当我处理多个处于GHz级别的高速项目之时，我发现，许多工程师仅仅将注意力集中于信号完整性，然而却忽视了对电源分配网络的优化。事实上，借助合理的层叠设计以及去耦策略，能够明显降低动态功耗以及静态功耗。接下来分享三个经过验证的优化方法，每一个都涵盖具体操作步骤。

如何通过层叠设计降低电源阻抗

第一步，于Allegro里把Cross Section管理器打开，将电源层跟地层相邻着放置，把间距控制在2至3mil。第二步，为高速信号层参考完整的地平面，保证每一对信号层都存在相邻地平面。第三步，在电源层与地层之间运用高介电常数材料，如FR-4把介电常数选择成4.2以上。如此便能将电源分配网络阻抗降低30%以上，减少开关噪声所带来的额外功耗。

去耦电容布局的实用步骤

从芯片手册出发，计算所需电容数量以及容值，一般运用10倍频程原则，将100pF到100uF组合起来使用。接着，于Allegro里创建电容库，依照从大到小的次序靠近芯片电源引脚放置，最小电容与芯片引脚的距离不超过200mil。然后，对过孔位置予以优化，每个电容借助两个过孔对称地连接电源和地平面，以此减少寄生电感。这样的布局能够降低高频瞬态电流的回流路径阻抗。

动态电压频率调整的实现方法

在FPGA或者处理器里头配置多个电压域，借由PMIC的I2C接口达成电压动态调节，这是第一步。在代码当中设置电压切换条件，像依据数据吞吐率自动把核心电压从0.9V调整到1.1V，此为第二步。于PCB设计之际将PMIC和负载芯片靠近，运用开尔文连接方式采样反馈电压，这是第三步。实测表明，在同等性能要求的状况下，动态调整能够把15% – 25%的动态功耗降低。

你于实际项目之间最为经常碰到的是哪一种功耗方面的问题呢？欢迎在评论的区域之内去分享你自身的优化经验呀。