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  • Design Entry CIS原理图封装库设计课程内容介绍

    Design Entry CIS原理图封装库设计课程内容介绍

    课程目标

    本课程旨在帮助学员全面掌握使用 Design Entry CIS 进行原理图和封装库设计的技能。通过系统学习,学员能够独立完成原理图的绘制、封装库的创建与管理,提升 PCB 设计的效率和质量,为从事电子电路设计相关工作奠定坚实基础。

    Design Entry CIS原理图封装库设计课程内容介绍

    课程对象

    • 电子工程、自动化等相关专业的学生。
    • 希望提升 PCB 设计技能的电子工程师和技术人员。
    • 对电子电路设计有兴趣的初学者。

    课程内容

    Design Entry CIS 软件基础

    • 软件概述:介绍 Design Entry CIS 的发展历程、特点和应用场景,让学员了解其在 PCB 设计领域的重要地位2
    • 软件界面与基本操作:详细讲解软件的主界面布局,包括菜单栏、工具栏、项目窗口等的功能和使用方法。演示如何新建项目、保存设计文件、设置工作环境等基本操作2

    原理图设计基础

    • 简单电路原理图设计:从简单的单张图纸电路原理图设计入手,学习如何使用 Design Entry CIS 绘制基本的电路元件,如电阻、电容、电感、二极管、晶体管等,并进行元件的连接和布局。同时,学习 USB 转 UART 串行口、STC 系列单片机下载电路等常见电路的设计知识2
    • 平坦式和层次式电路原理图设计:深入学习由多张图纸拼接而成的平坦式电路原理图设计和多张图纸按一定层次关系构成的层次式电路原理图设计。围绕 ARM – 7 核心实验板进行设计实践,在此过程中掌握嵌入式技术等相关知识2

    封装库设计基础

    • 创建元件库:以 TPS54531 为例,详细介绍如何使用 Design Entry CIS 创建元件库。包括新建 library、设置引脚属性、绘制封装等步骤,让学员掌握自定义元件库的创建方法1
    • 加载标准库与自定义库:指导学员如何在原理图中加载自定义库及添加标准库,确保在设计过程中能够使用到丰富的元件资源1
    • 封装模型的应用:介绍在封装库中适用于 Design Entry CIS 软件的封装模型,讲解这些模型如何考虑实际元件的物理尺寸、引脚排列以及电气特性,以确保设计的精确性和可靠性。通过合理利用封装库,让学员能够更加专注于电路设计本身,提高工作效率1

    综合实践与案例分析

    • 综合项目实践:安排实际的 PCB 设计项目,让学员综合运用所学的原理图设计和封装库设计知识,独立完成一个完整的 PCB 设计任务。在实践过程中,老师进行实时指导,帮助学员解决遇到的问题。
    • 案例分析:选取优秀的 PCB 设计案例进行详细分析,讲解设计思路、方法和技巧,以及在设计过程中需要注意的问题。通过案例分析,让学员深入理解 Design Entry CIS 在实际项目中的应用,拓宽设计视野。

    课程教学方法

    • 理论讲解:通过课堂讲解,系统地传授 Design Entry CIS 软件的基本原理、操作方法和设计知识。
    • 实践操作:安排大量的实验课程,让学员在实际操作中巩固所学知识,提高动手能力。
    • 案例分析:结合实际案例,分析设计过程中的思路和方法,让学员学会如何将理论知识应用到实际项目中。

    课程考核方式

    • 平时作业:布置适量的课后作业,包括原理图绘制、封装库创建等任务,检验学员对所学知识的掌握程度。
    • 项目实践:以实际的 PCB 设计项目作为考核内容,要求学员独立完成项目设计,并提交设计报告和成果文件。
    • 期末考试:通过笔试的方式,考查学员对 Design Entry CIS 软件的理论知识和设计方法的掌握情况。

    课程收益

    • 掌握 Design Entry CIS 软件的基本操作和原理图设计技能,能够独立完成简单和复杂电路原理图的设计。
    • 学会创建和管理封装库,提高元件资源的使用效率和设计的准确性。
    • 提升 PCB 设计的综合能力,为从事电子电路设计相关工作积累实践经验。
    • 培养独立思考和解决问题的能力,增强在电子设计领域的竞争力。
  • 如何在电路设计中正确应用二极管、晶体管和集成电路?答案在此!Design Entry CIS绘制原理图及PCB封装

    如何在电路设计中正确应用二极管、晶体管和集成电路?答案在此!Design Entry CIS绘制原理图及PCB封装

    课程背景与目标

    在当今科技飞速发展的时代,电子技术渗透到了各个领域,从通信、计算机到家电、工业控制和医疗电子等,电子元件作为电子技术的基础,其重要性不言而喻。本课程旨在帮助学员全面了解电子元件的基本原理、特性、参数以及它们在不同电路中的应用,为学员日后从事电子技术相关工作奠定坚实的基础。

    电子元件与电路设计Design Entry CIS课程介绍

    课程内容

    电阻器

    • 原理与计算:详细讲解电阻限制电流流动的原理,重点介绍电路中电阻的串联和并联连接方式。串联时电阻值相加且电流一致,并联时电阻值求倒数相加且电压一致,学员需通过实验掌握串并联电阻的等效计算方法及实际应用,以实现更灵活的电路设计[]。
    • 应用场景:介绍电阻在各种电路中的广泛应用,如LED电流限流、传感器信号调节等领域,让学员掌握电阻在不同场景下的运用[]。

    电容器

    • 基本原理:阐述电容作为存储电荷元件的原理,它在滤波、耦合等电路中发挥着重要作用,学员需深入理解其原理以便在实际工作中正确应用[][]。
    • 种类与参数:介绍电容的种类,包括具有稳定电容值的固定电容、电容值可调节的可变电容以及主要用于直流电路的电解电容等。同时讲解电容的参数,如电容量(以法拉为单位)、工作电压(电容可承受的最大电压)、温度特性等,强调选型时需考虑这些因素[]。
    • 串并联特性:说明串联电容可增加总电容值,并联电容可减小总电容值,并通过等效电路简化计算[]。

    电感器

    • 功能与作用:讲解电感储存电能、在变压器中起到变压以及滤除电路中噪声信号的功能,让学员了解电感在电路中的重要作用[]。
    • 种类与参数:介绍电感的种类,如具有高磁导率的铁氧体电感(常用于电源电感滤波)和轻便易制造的空心线圈(应用于无线充电技术)。同时说明电感的参数,包括电感值、电流饱和、温度稳定性等,这些参数会影响电感性能及在电路中的应用,学员需学会正确选择电感以满足电路需求[]。
    • 串并联计算:介绍多个电感串联时总电感值为各个电感之和,并联时总电感值等于各个电感的倒数之和,以及如何将串并联电感转换为等效电路进行简化计算[]。

    二极管与晶体管

    • 二极管:学习二极管的正向导通特性和反向截止特性,理解其在整流电路和限流电路中的应用。同时介绍齐纳二极管和肖特基二极管等不同类型二极管的特点和应用场景,让学员掌握在实际应用中正确选择二极管的方法[]。
    • 晶体管:分析晶体管的内部构造,探究其工作原理,了解其在放大电路中的应用。重点介绍场效应晶体管在模拟信号处理、通信、控制等方面的应用技巧,加深学员对集成电路的理解和实际应用能力[]。

    集成电路应用

    • 多领域应用:从模拟信号处理(信号采集处理、传感器应用、模拟电路设计)、通信(通信协议、无线通信)、控制(电机控制、自动化系统、工业控制应用)等多个方面,介绍集成电路的应用技巧和案例,如数字处理(数据处理技术、逻辑门集成)和控制系统应用等,让学员了解集成电路在不同领域的广泛应用[]。

    课程学习方法

    • 理论学习:通过课堂讲解,系统地传授电子元件的基本原理、特性、参数等知识,让学员建立起完整的知识体系。
    • 实验操作:安排丰富的实验课程,让学员通过实际操作,深入理解电子元件的串并联特性、等效电路计算以及在不同电路中的应用,提高学员的实践能力和解决实际问题的能力。
    • 案例分析:结合实际工程项目和应用案例,分析电子元件在其中的具体应用,让学员了解如何将所学知识应用到实际工作中,培养学员的工程思维和创新能力。

    课程成果与收益

    通过本课程的学习,学员将全面了解电子元件的基本原理和应用,能够熟练掌握电阻、电容、电感、二极管、晶体管等电子元件的特性和使用方法,具备设计和维护简单电路的能力。同时,学员将对集成电路在不同领域的应用有更深入的理解,为日后从事电子技术相关工作,如硬件工程师、电路设计师等,打下坚实的基础。

  • 2025最新Cadence CIS原理图设计课程|企业级元器件库管理实战

    2025最新Cadence CIS原理图设计课程|企业级元器件库管理实战

    1. 课程概述

    Design Entry CIS(Component Information System) 是Cadence公司推出的一款强大的原理图设计工具,广泛应用于电子设计自动化(EDA)领域。本课程将系统讲解Design Entry CIS的核心功能、操作流程及高级应用,帮助学员掌握高效、规范的原理图设计方法,并熟练使用CIS数据库进行元器件管理。

    课程目标

    ✔ 掌握Design Entry CIS基础操作(原理图绘制、元器件放置、网络连接)
    ✔ 熟练使用CIS数据库(元器件库管理、BOM生成、供应链数据集成)
    ✔ 提升设计效率(快捷键、模板应用、团队协作)
    ✔ 解决常见问题(DRC检查、版本兼容性、数据同步)

    《Design Entry CIS 操作详解》课程介绍


    2. 课程内容(模块化教学)

    模块1:Design Entry CIS基础操作

    • 软件界面与基本设置
      • 工程文件(.DSN)创建与管理
      • 原理图页面(Schematic Page)布局
      • 快捷键与自定义工具栏
    • 元器件放置与编辑
      • 从本地库调用元件
      • 属性编辑(Part Number、Value、Footprint)
      • 多Part元件(如逻辑门、连接器)的使用
    • 电气连接与网络标号
      • 导线(Wire)与总线(Bus)绘制
      • 网络别名(Net Alias)与全局连接
      • 跨页连接(Off-Page Connector)

    模块2:CIS数据库管理(核心重点)

    • CIS数据库配置
      • 数据库连接(ODBC/Excel/企业ERP集成)
      • 元器件属性映射(Part Number、Description、供应商信息)
    • 高效元器件调用
      • 实时搜索与筛选(参数化查询)
      • 一键更新BOM(Bill of Materials)
      • 供应链数据同步(库存、价格、替代料)
    • 企业级元器件库建设
      • 标准化元件库创建
      • 权限管理与团队协作

    模块3:高级技巧与实战案例

    • 设计规范与检查
      • DRC(Design Rule Check)规则设置
      • 导出网表(Netlist)与PCB工具协同
    • 模板与自动化
      • 自定义标题栏与模板
      • 脚本(Skill脚本)实现批量操作
    • 典型案例分析
      • 复杂数字系统原理图设计
      • 模拟-混合信号电路布局技巧
      • 多页层次化设计(Hierarchical Design)

    3. 课程特色

    ✅ 实战驱动:结合企业真实项目案例,避免纯理论教学
    ✅ 数据库管理:重点讲解CIS的元器件管理能力,提升团队协作效率
    ✅ Cadence生态整合:与OrCAD PCB Designer、Allegro无缝衔接
    ✅ 问题排查指南:常见报错分析与解决方法


    4. 适合人群

    • 硬件工程师:希望提升原理图设计效率
    • PCB设计人员:需与Layout工程师高效协作
    • 元器件库管理员:优化企业级元件数据库
    • 学生/转行者:系统学习Cadence EDA工具链

    5. 学习收益

    就业竞争力:掌握Cadence主流工具,适配芯片、通信、汽车电子等行业需求
    团队协作能力:规范设计流程,减少BOM错误率
    效率提升:减少重复操作,缩短项目周期

  • PCB设计入门与实践课程介绍PCB设计是做什么的?PCB设计的重要性和发展前景!怎么学习PCB设计?

    PCB设计入门与实践课程介绍PCB设计是做什么的?PCB设计的重要性和发展前景!怎么学习PCB设计?

    一、PCB设计是做什么的?

    PCB(Printed Circuit Board)设计是电子产品硬件开发的核心环节,指通过专业软件将电路原理图转化为可制造的印刷电路板布局。具体工作包括:

    1. 信号完整性设计:通过合理走线避免信号干扰,降低电磁辐射(如高频电路中差分对布线技巧);
    2. 元器件布局:根据散热、电磁兼容性(EMC)等需求规划元件位置(如CPU与电源模块的间距优化);
    3. 多层板叠层规划:设计4-20层板的叠层结构,满足高速信号阻抗匹配需求;
    4. 生产文件输出:生成Gerber文件、钻孔图及装配图,指导PCB制造与组装。

    二、PCB设计的重要性和发展前景

    重要性:

    • 电子产品基石:智能手机、汽车电子、医疗设备等均依赖PCB实现功能集成;
    • 成本控制关键:优化设计可降低30%以上的材料浪费(如拼板设计提升板材利用率);
    • 性能决定因素:5G基站中高频PCB的介电常数选择直接影响信号传输质量。

    发展前景:

    • 新兴技术驱动:物联网设备需微型化高密度板,自动驾驶要求车规级可靠性PCB;
    • 人才需求旺盛:国内PCB设计师平均薪资达15-30K,资深工程师年薪超50万;
    • 国际化挑战:需掌握IPC、JEDEC等国际标准以应对全球化项目1

    三、课程内容体系

    本课程分三阶段培养实战能力:

    1. 基础理论(60课时)

      • 电路原理与SI/PI分析
      • 电磁兼容设计(如地分割、屏蔽罩布局)
      • IPC-2221/6012标准解读
    2. 工具实训(120课时)

      • Altium Designer:原理图库开发与3D封装设计
      • Cadence Allegro:高速背板布线及约束管理器应用
      • HyperLynx信号仿真
    3. 项目实战(80课时)

      • 四层工业控制板设计(含DDR3布线)
      • 六层射频电路板开发(阻抗控制±5%)
      • 拼板设计与V-Cut工艺实践

    四、主流EDA软件解析

    软件名称 定位 核心优势 典型行业应用
    Altium Designer 中低端全能 3D PCB-BOM联动,适合消费电子 智能硬件、家电
    Cadence Allegro 高端复杂设计 高速信号分析与大规模BGA封装支持 通信设备、服务器
    Mentor Xpedition 超高端系统 自动布线成功率>95%,支持32层板 军工、航空航天
    KiCad 开源工具 免费+跨平台,适合初创团队 创客教育、开源项目

    五、典型设计案例分析

    案例1:智能手表主板设计

    • 挑战:12mm×12mm空间集成BLE/Wi-Fi/传感器
    • 解决方案: ① 采用HDI盲埋孔工艺缩小板面积30%
      ② 四层板叠层:L1信号-L2地-L3电源-L4信号
      ③ 射频模块屏蔽罩设计降低干扰

    案例2:新能源汽车BMS控制板

    • 挑战:满足AEC-Q100车规认证,工作温度-40℃~125℃
    • 解决方案: ① 2oz厚铜箔设计提升电流承载能力
      ② 三防漆涂覆工艺防止潮湿腐蚀
      ③ 菊花链拓扑优化CAN总线信号

    六、PCB设计初步认知

    知识图谱构建路径:

    1. 基础认知

      • PCB组成:基材(FR-4/高频ROGERS)、铜箔、阻焊层
      • 板型分类:刚性板/柔性板/刚柔结合板
    2. 设计流程
      原理图导入 → 布局规划 → 布线优化 → DRC检查 → 文件输出

    3. 学习建议

      • 理论奠基:《高速数字系统设计》+《PCB电磁兼容技术》
      • 软件选择:从Altium入门,逐步过渡至Cadence

    课程特色:

    • 双师制教学:企业工程师指导项目实战+高校教授解析理论
    • 认证直通车:完成课程可考取IPC CID认证,通过率92%
    • 就业对接:合作企业包括华为、大疆、立讯精密等头部厂商

     

     

  • 2025第十一期嵌入式硬件工程师 OrCAD+Allegro PCB与STM32开发高阶课

    2025第十一期嵌入式硬件工程师 OrCAD+Allegro PCB与STM32开发高阶课

    课程概述

    企业级WIFI模块/DCDC电源/锂电池电路实战|含Keil5代码库+2025最新求职指南。BGA封装工艺+DCDC电源降噪+锂电池充放电IC实战新增10G信号优化。从原理图到PCB量产:覆盖四层板阻抗/STM32看门狗/光敏传感器开发|附简历模板+面试模拟

    课程名称:嵌入式硬件工程师全栈实战培训(2025最新版)
    课程定位

    • 覆盖硬件设计全流程:从原理图绘制(OrCAD)、PCB设计(Allegro)到嵌入式C语言开发(Keil 5),培养复合型硬件工程师。
    • 实战导向:通过练习板、WIFI模块、DCDC电源等真实项目案例,强化工程能力。
    • 行业适配:融入2025年硬件设计趋势(如高密度电源模块、光敏传感器IoT应用)。

    课程模块详解

    1. 硬件设计基础(1-16节)

    • 工具链掌握
      • OrCAD原理图绘制(第二节)、Allegro网表导入与PCB基础设置(第三节)。
      • 封装库建立(第十至十四节),涵盖焊盘设计、IPC标准封装向导使用。
    • 核心工艺知识
      • PCB叠层与焊接工艺(第五至六节)、电源覆铜与过孔优化(第七节)。

    2. 电子元器件与电路设计(17-30节)

    • 器件深度解析
      • 二极管/三极管/MOS管特性(第十七至二十节)、DCDC电源模块分析(第二十一节)。
      • 电容选型与电源设计思路(第二十五至二十八节)。
    • 电路实战
      • 光控电路(第二十五节)、继电器驱动(第二十四节),结合Keil 5代码验证(第二十三节)。

    3. 嵌入式开发进阶(37-60节)

    • C语言强化
      • 从算术运算到结构体/二维数组(第三十七至五十五节),侧重硬件寄存器操作。
    • STM32开发
      • GPIO配置(第五十六节)、定时器/看门狗(第五十七至五十八节)、串口中断(第五十九节)。
    • 传感器集成:光敏传感器函数开发(第六十节)。

    4. 项目实战与职业赋能(61-70节)

    • 综合项目
      • 神奇闹钟布局(第六十九节)、锂电池充放电电路设计(第七十节)。
    • 求职支持:学员问答交流(第六十一至六十二节),解决实际开发难题。

    2025年嵌入式硬件工程师行业前景

    1. 市场需求

    • 核心领域
      • IoT与智能硬件:WIFI/BLE模块(第十六节)、光敏传感器(第六十节)需求激增。
      • 新能源与储能:锂电池管理(第七十节)成为车企/储能企业刚需。
      • 工业自动化:高可靠性PCB设计(如练习板2布局)与实时控制(定时器/中断)。
    • 薪资水平(一线城市):
      • 初级工程师:18-30K/月(需掌握PCB+基础嵌入式开发)。
      • 资深工程师:35-60K/月(精通高速PCB+STM32复杂外设开发)。

    2. 技术趋势

    • 工具革新:AI辅助PCB布线(如Cadence X AI)、3D电磁仿真集成。
    • 设计挑战
      • 高密度互连(HDI)设计(BGA扇出需优化,第二十六节)。
      • 低功耗设计(开关机电路优化,第七十节)。

    3. 人才能力模型

    • 硬技能
      • 精通Allegro/OrCAD工具链(课程前段)。
      • 熟悉STM32 HAL库开发(课程后段)。
    • 软技能
      • 跨团队协作(如与结构工程师沟通散热设计)。

    课程优势与学习价值

    1. 技能闭环:唯一同时覆盖硬件设计+嵌入式开发的课程,减少企业二次培训成本。
    2. 案例真实:WIFI模块布局(第十六节)、DCDC电源(第二十一节)直接对标企业项目。
    3. 求职背书:提供项目证书(如“神奇闹钟项目”),简历可写“独立完成锂电池充放电电路设计”。

    适合人群

    • 转行人员:零基础掌握硬件设计全流程。
    • 在职工程师:提升高速PCB/嵌入式开发能力,冲击高薪岗位。
    • 电子专业学生:补充企业级项目经验,解决“所学非所用”问题。
  • 2025最新2月开班!2个月高薪就业:PCB工程师实战班(包8层板+信号完整性)「20250219第三期」

    2025最新2月开班!2个月高薪就业:PCB工程师实战班(包8层板+信号完整性)「20250219第三期」

    2025最新开班!2个月高薪就业:PCB工程师实战班(包8层板+信号完整性)「20250219第三期」

    一、PCB设计基础模块

    1. 工程规范体系
      • 国际标准IPC-7351/6012解读
      • 层叠设计与阻抗匹配原则(结合SI9000工具演示)
      • 光绘文件(Gerber)生成与CAM350校验流程
    2. 核心设计工具链
      工具类型 代表软件 应用场景
      原理图设计 OrCAD/Allegro 复杂多页原理图开发
      PCB布局布线 Altium/PADS 消费电子级设计
      高速仿真 HyperLynx DDR时序/电源完整性分析

    二、核心技能专项突破

    1. 元器件与封装工程

    • 器件认知体系
      • 无源器件:0201/0402封装选型与高频特性
      • 有源器件:BGA/QFN焊接工艺窗口分析
      • 三维模型:STEP文件导入与装配干涉检查
    • 封装设计黄金法则
      markdown
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      1. 焊盘补偿规则(IPC-7351 Land Pattern计算)
      2. 钢网开口尺寸 = 焊盘面积 × 0.66(针对QFN)
      3. 反焊盘处理:BGA器件需做25%阻焊桥补偿

    2. 高速数字电路设计

    • DDRx布线方法论
      • 拓扑结构:T型/Bfly拓扑适用场景对比
      • 时序控制:
        • 数据组内偏差 ≤ 50mil
        • 地址/时钟偏差 ≤ 100ps(通过Sigrity时序分析验证)
      • 参考平面处理:避免跨分割区(演示Cadence Constraint Manager设置)
    • 电源完整性PI实战
      • 去耦电容布局:
        python
        复制
        # 电容摆放算法示例(针对BGA器件)
        def place_decaps(bga_pitch):
        return [f"X{row}Y{col}"
        for row in range(1, bga.rows+1)
        for col in range(1, bga.cols+1)
        if (row+col)%2 == 0]
      • 平面分割技巧:混合使用20Hz/100kHz分割策略

    3. 典型接口电路设计

    • 以太网PHY布局
      • 变压器至RJ45走线长度 ≤ 25mm
      • 差分对阻抗:100Ω±10%(带状线结构示例)
      • 共模扼流圈摆放:距PHY芯片 ≤ 5mm
    • 开关电源模块
      • 热设计要点:
        • 电感与MOSFET间距 ≥ 3mm
        • 铺铜面积与载流能力换算表(附I²R计算公式)
      • 反馈走线:必须采用”开尔文连接”方式

    三、多层板进阶开发

    1. 叠层架构设计

    板层类型 4层板方案 6层板优化方案 8层板高端方案
    信号层 Top/Bottom L1/L3/L4/L6 L1/L3/L4/L6/L7
    电源层 L2 L2/L5 L2/L5
    地层 L3 L1参考层 全贯通地平面

    2. 生产对接要点

    • 阻抗测试条:每板必须包含CPW测试结构
    • 拼板规范:V-Cut与邮票孔设计标准(附JIS C5016标准)
    • 钢网文件:包含SMD器件极性标识(采用Altium Output Job配置)

    四、职业发展赋能

    • 硬件开发全流程
      需求分析 → 方案评审 → 原型测试(示波器/逻辑分析仪使用) → EVT/DVT验证
    • 简历优化策略
      • 项目经验量化表述(例:”完成6层板DDR3-1600设计,时序余量达15%”)
      • 技能树呈现:

    本课程特色:
    ✅ 配套《高速PCB设计检查清单》(78项关键指标)
    ✅ 提供Allegro/PADS快捷键手册(含136个高效操作指令)
    ✅ 终身更新服务(涵盖PCIe5.0/USB4等新协议设计规范)

  • 2025最新1月开班!PCB设计工程师,2个月掌握2-8层板设计-小班制教学 · 实战导向覆盖2-8层板设计/光绘输出/SI-PI分析/2025求职技巧

    2025最新1月开班!PCB设计工程师,2个月掌握2-8层板设计-小班制教学 · 实战导向覆盖2-8层板设计/光绘输出/SI-PI分析/2025求职技巧

    课程介绍:PCB设计全流程实战培训

    适用人群:电子工程师、硬件设计初学者、PCB layout工程师
    课程特点

    • 覆盖从原理图到光绘输出的完整设计流程
    • 结合2层板到8层板实战案例,涵盖高速、高密度设计
    • 融入SI/PI(信号/电源完整性)等进阶内容

    课程模块详解

    1. 基础理论与工具入门

    • 001 PCB基本概念与原理图
      讲解EDA工具基础操作、原理图符号与电气连接逻辑,网表生成与导入验证。
    • 002 PCB工艺与叠层设计
      核心参数:板材类型(FR4/Al基板)、介电常数、层压结构选择(如4层板常见叠序)。
    • 003-005 封装设计实战
      包括通孔/表贴封装绘制、BGA封装技巧(焊盘尺寸、钢网开窗)、插装器件注意事项。

    2. 布局与布线核心技术

    • 006-009 模块化设计
      电源模块布局(去耦电容放置)、MCU布局优化(时钟线最短化)、差分对布线(等长控制)。
    • 010-012 规则与约束设置
      阻抗计算(如50Ω单端/100Ω差分)、物理规则(线宽/间距)、Keepin区域定义。
    • 020-021 高速设计要点
      六层板叠层方案(如TOP-GND-PWR-SIG-SIG-BOTTOM)、10G光口布线(损耗控制)。

    3. 高阶设计与生产输出

    • 022-025 八层板实战
      RCU案例详解:10G信号层规划、混合阻抗设计(如90Ω USB差分)。
    • 011 光绘文件生成
      Gerber文件各层含义(钻孔图、阻焊层)、CAM350检查要点。
    • 026 SI/PI基础
      信号反射/串扰分析、电源平面分割与去耦策略。

    4. 职业拓展

    • 027-028 设计流程与求职
      标准化PCB设计流程(需求分析→DFM评审)、简历突出项目经验(如BGA设计)。

    课程亮点

    • 案例驱动:从2层练习板到8层高速板,逐步提升复杂度。
    • 实用技巧:如丝印调整规范(避开焊盘)、过孔类型选择(盲埋孔vs通孔)。
    • 工程思维:强调DFM(可制造性设计)与成本权衡(如层数优化)。

    学习建议

    1. 顺序学习:建议按目录顺序掌握基础后再进入高速设计模块。
    2. 配套练习:结合课程中的TEST2电源模块、RCU八层板案例实操。
    3. 延伸学习:SI/PI部分可补充仿真工具(如HyperLynx)深化理解。
  • Cadence PCB设计环境快捷键设置文件指南附设置文件

    Cadence PCB设计环境快捷键设置文件指南附设置文件

    Cadence PCB设计环境快捷键设置文件指南 (2025年5月9日)

    一、Cadence PCB Editor快捷键配置文件概述

    Cadence PCB设计环境(包括Allegro和OrCAD)的快捷键设置通常保存在以下文件中:

    1. env文件 – 主配置文件,通常位于:
      • Windows: %CDSROOT%\share\pcb\text\env
      • Linux: $CDSROOT/share/pcb/text/env
    2. 用户自定义文件 – 通常存储在用户目录:
      • Windows: %HOME%\pcbenv\env
      • Linux: ~/.pcbenv/env

    二、标准快捷键配置文件下载

    您可以从以下渠道获取预定义的快捷键配置文件:

    1. Cadence官方资源
      • 安装目录下的默认env文件
      • Cadence官方支持网站(需登录)
    2. 社区共享资源
      • GitHub上的开源项目(搜索”cadence pcb hotkeys”)
      • EDA专业论坛如EEVblog、EDABoard等

    三、典型快捷键设置内容示例

    以下是env文件中常见的快捷键配置段落:

    # 视图控制快捷键 
    alias ~F1 "zoom in"
    alias ~F2 "zoom out"
    alias ~F3 "zoom fit"
     
    # 常用工具快捷键 
    alias ~P "add connect"
    alias ~V "vertex"
    alias ~D "delete"
     
    # 层控制 
    alias ~L "change layer"
     
    # 测量工具 
    alias ~Q "show measure"
    

    四、自定义快捷键设置方法

    1. 备份原始文件
      cp env env.bak  
      
    2. 编辑env文件
      • 使用文本编辑器添加alias命令
      • 格式:alias <快捷键> "<命令> <参数>"
    3. 常用命令参考
      • 视图操作:zoom, fit, redraw
      • 布线命令:add connect, slide, delay tune
      • 测量工具:show measure, show element

    五、高级配置技巧

    1. 组合键设置
      alias CtrlShiftA "angle 45"
      
    2. 多命令序列
      alias ~W "zoom fit; redraw"
      
    3. 条件执行
      alias ~R "if(axlIsAlias("~R")) then funckey ~R else funckey ~R 'redraw'"
      

    六、注意事项

    1. 修改env文件后需要重启Cadence PCB Editor生效
    2. 不同版本间快捷键可能有差异
    3. 团队协作时应统一快捷键配置
    4. 建议注释说明每个快捷键的用途

     

    [ceo-payment-hide sku=”1″]# # ALLEGRO GLOBAL Environment file # # The following variables are set by the software if not preset by user: # CDS_SITE, ALLEGRO_SITE, TELENV, ALLEGRO_INSTALL_DIR, # ALLEGRO_INSTALL_TOOLS, ALLEGRO_INSTALL_ROOT, ALLEGRO_TYPE, # __UNIX (if UNIX), _PROGRAM, HOME # # You may set the Operating System variable: # ALLEGRO_PCBENV # to overwrite the default of the user’s pcbenv directory. This variable # must be set at the OS level and has no effect if set in an Allegro env file. # The directory given must exist. If no directory is found the system will # fallback to its default location. # # The following variables are preset at startup, direct settings in env # files will be overridden # LOCALENV: seeded based upon /pcbenv (or if set ALLEGRO_PCBENV) # LOCALPATH: seeded based upon . LOCALENV, ALLEGRO_SITE, GLOBALPATH # Variable names are case insensitive #——————————————————————– # System Variables set GLOBAL = $ALLEGRO_INSTALL_DIR/text # change from LIBPATH because it conflicts with IBM’s shared library # environment variable set ALIBPATH = $ALLEGRO_INSTALL_DIR/pcb_lib set COMPLIBPATH = $ALLEGRO_INSTALL_DIR/allegrolib set GLOBALPATH = . $GLOBAL # Allegro Data Services Variable set ADSPATH = $GLOBALPATH # Present for compatiblity with older versions of Allegro. ifnvar ALLEGRO_SITE “set ALLEGRO_SITE .” ifnvar CDSPLAT “set CDSPLAT ” ifnvar ALLEGRO_INSTALL_DLL “set ALLEGRO_INSTALL_DLL ” #——————————————————————– # Configuration variables (Don’t change) set BMPPATH = . $ALLEGRO_SITE/icons $GLOBAL/icons set FORMPATH = . $ALLEGRO_SITE/forms $GLOBAL/forms set MENUPATH = . $ALLEGRO_SITE/menus $GLOBAL/cuimenus set MATERIALPATH = . $LOCALENV $ALLEGRO_SITE $GLOBAL #Configuration paths set PRFEDITPATH = . $LOCALENV/configure/prfedit $ALLEGRO_SITE/configure/prfedit $ALLEGRO_INSTALL_DIR/configure/prfedit set BATCHHELPPATH = . $ALLEGRO_INSTALL_DIR/batchhelp set SPROUTEPATH = $ALLEGRO_INSTALL_DIR/configure/sproute set HELPPATH = . $ALLEGRO_INSTALL_DIR/help $GLOBAL/help set PDFPATH = . $ALLEGRO_INSTALL_DIR/help/pdf # Graphics demo env set IMAGEPATH = . $ALLEGRO_INSTALL_DIR/examples/image # Allegro Plugin search path set AXLPLUGINPATH = . $LOCALENV/$CDSPLAT $ALLEGRO_SITE/$CDSPLAT $ALLEGRO_INSTALL_DLL #——————————————————————– # Drawing font set VECTORFONTPATH = . $GLOBAL set ANSIFONT = ansifont set KANJIFONTPATH = . $GLOBAL/fonts/kanji set KANJIFONT1 = kanjifont1 set KANJIFONT2 = kanjifont2 #——————————————————————– # Display Variables set display_backingstore on # disable repair under ratsnests set display_shapefill_analysis 1 #——————————————————————– #——————————————————————– set compalib = $ALIBPATH/symbols $COMPLIBPATH/symbols set topfilelib = $ALIBPATH/templates $COMPLIBPATH/templates set signal_install_dir = $ALLEGRO_INSTALL_DIR/signal set signal_optlib_dir = $signal_install_dir/optlib # HDL Supported Design Library Search Path Variables set MODULEPATH = . $ALLEGRO_SITE/modules set TILEPATH = . $ALLEGRO_SITE/modules set WBPATH = . $ALLEGRO_SITE/wbtiers set PADPATH = E:/via/ E:/Project/shoufang/vt4k_encoder_7A200T_2016_08_12/LIB/ set PSMPATH = E:/via/ E:/Project/shoufang/vt4k_encoder_7A200T_2016_08_12/LIB/ set DEVPATH = E:/via/ E:/Project/shoufang/vt4k_encoder_7A200T_2016_08_12/LIB/ set TECHPATH = . $ALLEGRO_SITE/tech $GLOBAL/tech set PARAMPATH = . $ALLEGRO_SITE/parameter set TOPOLOGY_TEMPLATE_PATH = . templates .. ../templates $ALLEGRO_SITE/topology $topfilelib # SigNoise data installation directory set SIGNOISEPATH = . $LOCALENV $ALLEGRO_SITE/signal $signal_install_dir $signal_optlib_dir $GLOBAL # SigNoise model variables. set SI_MODEL_PATH = . $ALLEGRO_SITE/signal $signal_install_dir set SI_MODEL_FILE_EXT = Generic_IBIS(ibs) IBIS_Buffer(buf) IBIS_EBD(ebd) IBIS_ICM(icm) IBIS_Pin_List(pin) IBIS_Package(pkg) Quad(mod) Generic_SPICE(spc) HSpice_Input(sp) HSpice_Output(lis) Spectre(spc) Touchstone(S?p,s??,snp) DML(ndx,dml) Interconnect(iml) ABIML(abiml) #——————————————————————– # Non-HDL Supported Design Search Path Variables set MISCPATH = . $ALLEGRO_SITE/misc set ARTPATH = . .. $ALLEGRO_SITE set APTPATH = . .. $ALLEGRO_SITE set CLIPPATH = . set DCLPATH = . .. $ALIBPATH $COMPLIBPATH set DEVPATH = . devices .. ../devices $ALLEGRO_SITE/devices $ALIBPATH/devices $COMPLIBPATH/devices set DFAAUDITPATH = . $ALLEGRO_SITE/assembly $ALLEGRO_INSTALL_DIR/assembly set DFACNSPATH = . dfa .. ../dfa $ALLEGRO_SITE/dfa set NCDPATH = . .. $ALLEGRO_SITE/nclegend $GLOBAL/nclegend set SCRIPTPATH = . $ALLEGRO_SITE/scripts $GLOBAL/script set TEXTPATH = . $ALLEGRO_SITE/extracta $GLOBAL/views set VIEWPATH = . $ALLEGRO_SITE/views set XTALK_TABLE_PATH = . xtalk_tables .. ../xtalk_tables $ALLEGRO_SITE/xtalk $ALIBPATH/xtalk_tables set WIZARD_TEMPLATE_PATH = . $ALLEGRO_SITE/new_templates $ALLEGRO_INSTALL_DIR/pcb_lib/symbols/template set LDFPATH = . # System Configuration .scf file search path set SCFPATH = . scfs .. ../scfs # Display the headsup meter in a fixed position in the control panel. set allegro_dynam_timing_fixedpos # For IC Packaging tools (APD and SiP tools), the following defaults the # HUD for the wirebond tools to updating 25 times per second. set wirebond_hud_update_frequency 25 # By default, suppress bond wire DRCs that are 3D in nature but being # checked in 2D. By default, the APD/SiP tools will only report wire # violations if they occur over top of the end item (finger or pin) and # the two wires are on different nets. set wirebond_suppress_bondwire_drcs #——————————————————————– #——————————————————————– # alias # May use function keys F2-F12, most Alpha-numberic keys with control # modifier (although Control – C, V and X are reserved for copy, paste and cut) # and Navigation Keys (Home, Up arrow, Esc, etc.) These items may be modifed # by the following: # Modifier Indicator Example # Shift S SF2 # Control C (function keys) CF2 # Control ~ (alpha-numeric) ~N # Meta A AF2 # Modifiers may be combined. Some examples: # CSF2 Control-Shift F2 # ASF2 Meta-Shift F2 # CAF2 Control-Meta F2 # CASF2 Control-Meta-Shift F2 # ~SZ Control-Shift Z # SUp Shift-Up Arrow # CUp Control-Up Arrow # # funckey # use the funckey when you wish to have alphanumeric keys operate # like the Function keys when the cursor is in the Allegro canvas. # # Example — following starts the move command without a Enter key # funckey m move #——————————————————————– # Bind roam operations to function keys set roamInc = 96 alias Up “roam y -$roamInc” alias Down “roam y $roamInc” alias Left “roam x -$roamInc” alias Right “roam x $roamInc” # Bind incremental pick by grid unit functions to ctrl and shift–arrow keys alias CUp “ipick 0; ipick_to_gridunit 0 +1” alias CDown “ipick 0; ipick_to_gridunit 0 -1” alias CLeft “ipick 0; ipick_to_gridunit -1” alias CRight “ipick 0; ipick_to_gridunit +1” alias SUp “move; ipick_to_gridunit 0 +1” alias SDown “move; ipick_to_gridunit 0 -1” alias SLeft “move; ipick_to_gridunit -1” alias SRight “move; ipick_to_gridunit +1” # example of a funckey to emulate Layout capability # The “-cursor” option can be added to any Allegro command with the pick familty # and we utilize the position under the cursor when the command is execute. So # this example would center the display to position under the cursor when the ‘c’ key # is pressed. # funckey c “zoom center; pick -cursor” #——————————————————————– # F1 is normally reserved by the system for Help so we don’t use it alias F2 zoom fit alias F3 next alias F4 show element alias F5 redraw alias F6 done alias F7 next alias F8 oops alias F9 cancel alias F10 grid toggle alias F11 zoom in alias F12 zoom out alias SF2 property edit alias SF3 slide alias SF4 show measure alias SF5 copy alias SF6 move alias SF7 dehilight all alias SF8 hilight pick alias SF9 vertex alias SF10 save_as temp alias SF11 zoom previous alias SF12 zoom world alias CF2 next alias CF5 color192 alias CF6 layer priority alias CSF5 status alias ~N new alias ~O open alias ~S save alias ~D delete alias ~Z undo funckey + subclass -+ funckey – subclass — funckey 1 assign color funckey 2 undo funckey 3 copy funckey 4 change funckey 5 dehilight funckey 6 swap components funckey 7 swap functions funckey 8 zoom points funckey a zoom out funckey b rotate funckey c delete funckey d add connect funckey e shape edit boundary funckey f slide funckey g move funckey h add line funckey m custom smooth funckey n mirror funckey q rats net funckey o unrats net funckey r shape select funckey s zoom in funckey t shape add funckey u island_delete funckey v toggle funckey w delay tune funckey z show measure alias Esc done funckey ” ” iangle 90 funckey F3 drc update funckey T “prepopup; pop dyn_option_select ‘Snap pick to@:@Segment Vertex’” funckey E “prepopup; pop dyn_option_select ‘Snap pick to@:@Arc/Circle Center’” funckey R “prepopup; pop dyn_option_select ‘Snap pick to@:@Pin’” #——————————————————————– # OTHER ALIASES alias edps padedit alias rps “replace padstack” alias unplrp report unplaced alias x pick alias y pick l alias ix ipick alias iy ipick 0 alias reopen ‘open -q $module’ alias revert ‘open -q $module’ # autoroam alias sar set pcb_autoroam alias uar unset pcb_autoroam alias reopen ‘open -q $module’ alias bubset ‘settoggle shove_mode Off “Hug preferred” “Shove preferred”; options bubble_space $shove_mode’ alias ~B bubset alias smoothset ‘settoggle smooth_mode Off Minimal Full; options smooth_level $smooth_mode’ alias ~C smoothset #——————————————————————– # COMMAND DEFAULTS # allow slide to work on arcs by default set slide_arcs # Compatibility aliases alias window zoom alias hilite hilight alias dehilite dehilight alias pickx pick alias picky pick l alias ipickx ipick alias ipicky ipick 0 alias cdnshelp cdsdoc #——————————————————————– # MOUSE WHEEL SUPPORT (Windows only) # Environment Variables – Note quote variables so they are evaluated # at button time not when this file is read. # – _wheelcnt variable is set based upon number of detents wheel moved # range is -4 to 4 (no 0) # – sx1 and sy1 are cursor coordinates when wheel is moved # # Button values # wheel_up: when wheel is moved up # wheel_down: when wheel is moved down # wheel: up/down if either of above 2 buttons are not assigned # # Keyboard modifiers (note we are case insensitive) # S – shift key # C – control key # SC – shift and control # Example: SCwheel – for wheel button assignment with both shift & control keys # # Button factor may be factorion (e.g. 0.5) set buttonfactor = 1 button wheel_up “zoom in $buttonfactor” button wheel_down “zoom out $buttonfactor” button Cwheel_up “zoom in $buttonfactor” button Cwheel_down “zoom out $buttonfactor” # The parameter “BGA*_*” is used when you press the keyboard ” Ctrl/Shift + Up”. # But the value will take effect only when these codes such as “set BGA1_27 = 1.27” are the latest. # If you want to use “set BGA1_27 = 50” you must move it to “set BGA1_27 = 1.27 ” behind. # Unit:millimeter set BGA1_27 = 1.27 set BGA1_0 = 1.0 set BGA0_8 = 0.8 #set BGA0_8 = 3.81 # Unit: mil set BGA1_27 = 50 #set BGA1_0 = 25.5900 set BGA1_0 = 39.37 #set BGA0_8 = 31.5 set BGA0_8 = 31.49 #set BGA0_8 = 150 alias Up ipick 0 $BGA1_27 alias Down ipick 0 -$BGA1_27 alias Left ipick -$BGA1_27 0 alias Right ipick $BGA1_27 0 alias CUp ipick 0 $BGA1_0 alias CDown ipick 0 -$BGA1_0 alias CLeft ipick -$BGA1_0 0 alias CRight ipick $BGA1_0 0 alias SUp ipick 0 $BGA0_8 alias SDown ipick 0 -$BGA0_8 alias SLeft ipick -$BGA0_8 0 alias SRight ipick $BGA0_8 0 source -q $ALLEGRO_SITE/site.env ### User Preferences section ### This section is computer generated. ### Please do not modify to the end of the file. ### Place your hand edits above this section. ### set undo_depth = 30 set padpath = E:/via/ E:/IPTV/LIB/ set psmpath = E:/via/ E:/IPTV/LIB/ set devpath = E:/via/ E:/IPTV/LIB/ set allegro_dynam_timing = on unset allegro_etch_length_on set allegro_dynam_timing_fixedpos unset no_dynamic_zoom unset no_zoom_to_object unset viewer_useoglgraphics unset draw_etch_outline unset disable_opengl set no_dragpopup unset display_nodynamicarcwidth unset display_drcfill unset old_style_flash_symbols unset ratt_off_if_connected unset display_thintext unset display_nolinewidth set infinite_cursor_bug_nt set pcb_cursor = infinite set showmeasure_altunits = millimeters set nolast_directory set nolast_file set display_nohilitefont set logic_edit_enabled unset telskill set autosave_time = 10 set autosave unset old_shape_fill_style unset no_shape_fill [/ceo-payment-hide]

  • CAM350_951软件下载与教程:手把手教你PCB设计审查技巧

    CAM350_951软件下载与教程:手把手教你PCB设计审查技巧

    CAM350_951 是一款专业的PCB(印刷电路板)设计制造分析软件,主要用于PCB制造前的工程审查、优化和数据处理。


    一、核心功能

    1. 工程审查与DFM分析
      • 设计规则检查(DRC):自动检测PCB设计中的间距、线宽、孔径等是否符合制造标准,避免生产缺陷。
      • 可制造性分析(DFM):评估设计对生产工艺的适配性,如蚀刻均匀性、层间对准等,降低制造成本和风险。
      • 电气性能验证:检查短路、断路等潜在问题,确保电路连通性。
    2. 数据处理与优化
      • Gerber文件处理:支持多种格式(如RS-274X、ODB++)的导入/导出,并能修复文件中的错误(如碎片化图形、重叠元素)。
      • 层间对齐与拼版:自动或手动调整多层PCB的对准精度,支持面板化(Panelization)以提升生产效率。
      • 钻孔与铣削路径优化:生成高效的钻孔路径,减少加工时间。
    3. 高级工具
      • 网络比较(Netlist Compare):对比设计文件与生产数据,确保一致性。
      • 铜箔平衡分析:优化铜分布,避免因热应力导致的板翘曲。
      • 阻抗计算:辅助高频PCB设计,匹配信号完整性要求。

    二、适用场景

    • PCB制造商:用于生产前的工艺验证,减少返工率。
    • 设计工程师:快速验证设计可行性,缩短开发周期。
    • 质量控制部门:作为出厂前的最终检查工具。

    三、版本特点(CAM350_951)

    • 兼容性:支持Windows 10/11及主流PCB设计软件(如Altium、Cadence)的输出格式。
    • 性能优化:处理大文件(如高密度HDI板)时稳定性更强,响应速度更快。
    • 用户界面:提供自定义快捷键和脚本功能,适合高级用户自动化操作。

    四、补充信息

    • 学习资源:官方提供操作手册和视频教程,但需一定学习成本,适合有PCB基础的用户。
    • 替代方案:类似软件包括Valor NPI、Genesis等,但CAM350以轻量化和性价比著称。
  • 电子元器件基本知识

    电子元器件基本知识

    一、课程定位与行业价值

    1. 2025年技术背景

    • 微型化趋势:0402封装器件普及 vs 01005封装挑战(手机行业标准迭代)
    • 第三代半导体:SiC/GaN器件在新能源领域的渗透率突破35%(2024工信部数据)
    • 智能元件:内置AI算法的传感器(如ST的MLC机器学习加速度计)

    2. 课程目标

    • 认知闭环
      mermaid
      复制
      graph LR
      A[参数解读] --> B(失效分析)
      B --> C[电路适配]
      C --> D{系统优化}
    • 解决痛点
      • 器件选型不当导致的EMI超标(案例:某电动汽车BMS系统误用TVS管)
      • 国产替代过程中的参数匹配问题(如替换TI芯片时的带宽补偿)

    二、课程模块设计

    模块1:基础元件深度解析

    1. 被动元件
      • 电容
        • 材质对比(X7R vs NP0 vs 聚合物)
        • 2025新趋势:3D打印陶瓷电容(容值密度提升5倍)
      • 磁性元件
        • 平面变压器设计规范(IPC-7092C标准)
    2. 半导体器件
      • MOSFET选型
        参数 消费电子 工业应用
        导通电阻 <50mΩ <10mΩ
        开关频率 500kHz-2MHz 100-500kHz
      • 传感器校准
        • 多传感器融合时的温漂补偿算法

    模块2:前沿器件与应用

    • 宽禁带半导体
      • SiC MOSFET的驱动设计要点(负压关断防误触发)
    • 智能功率模块(IPM):
      • 变频家电中的死区时间优化(示波器实测案例)

    模块3:可靠性工程

    • 失效分析工具链
      • 红外热像仪定位热斑 → X射线检测内部裂纹
    • 加速寿命测试
      • HALT(高加速寿命试验)的应力加载策略

    三、教学特色与资源包

    1. 三维学习体系

    • 虚拟拆解
      ? 交互式3D模型展示BGA封装内部结构(支持AR眼镜)
    • 实操作业
      ✅ 使用LCR表测量不同频率下的电容特性曲线

    2. 随课资源

    • 选型手册
      • 国产替代对照表(型号/参数/封装兼容性)
    • 故障库
      • 50种典型失效案例高清图谱(含ESD击穿/电解电容干涸)

    3. 学习路径

    • 速成路线(8课时):
      基础元件 → 电路保护设计 → 国产化替代
    • 专家路线(20课时):
      含SiC驱动设计 → 系统级EMC优化 → 失效逆向工程

    四、课程时效性

    • 数据更新
      • 2025年Q1全球元器件交期报告(TI/ST等原厂最新产能)
    • 农历智慧
      • 结合乙巳蛇年“灵敏迅捷”特性解析高速信号器件选型