作者： 智行者IC社区

亲测Cadence 17.4，遭遇过在 约束管理器里设置了线宽规则却怎么都无法生效的状况，新手依照下面的步骤逐一进行操作，便可轻易躲开这类常见问题。

1 打开Constraint Manager设置物理规则

菜谱途径是这样的步奏：先点击Setup，接着按下Constraints，之后再选择一下Constraint Manager路径。在Physical Constraint Set这一栏当中，去创建一个规则，这个规则的名字是“POWER_6mil”，把Default Line Width参数修改为6mil，Min Line Width这个输入框里面填的也是6mil。然后打开Nets工作表，找到VCC和GND网络并选中，点击右键选择Assign to Set，再选择刚刚建立好的那个规则。

针对新手需要避开的坑情况，常见出现的报错呈现为“DRC error: Line width mismatch”。之所以会出现这样错误的缘由在于，你仅仅是对规则的名字做了更改，然而却并没有将对应的网络切实地绑定上去。快速进行解决的办法是，在Constraint Manager左侧的导航栏之中的情况下，点开Nets → Physical，查看Assigned Constraint Set那一列是否为空的状态，手动进行下拉选择就可以了。

2 设置Spacing间距规则并开启在线DRC

依然是于Constraint Manager之中，进行切换，使之变为Spacing工作表。创建一个名为“8mil_Spacing”的规则，将Line to Line、Line to Shape、Shape to Shape这三项统统设定为8mil。重点参数最佳推举数值便是8mil，其缘由在于照常规FR4板材1oz铜厚的状况下，8mil能够确保批量生产良品率而且不会对信号品质造成影响，相较于6mil更为稳定可靠，与10mil相比更节省空间。设置妥当之后返回主界面，务必要勾选Options面板当中的Online DRC开关。

新手上路需避坑的情况，常见的现象是，规则配置好了，然而走线靠得很近却不出现报绿，其核心原因在于没有开启在线DRC，很多人误以为是默认开启的。解决的办法是，除了勾选Online DRC，还需要在Display → Status里确认DRC模式并非“Disabled”。每次修改规则之后，按一下F5刷新DRC标记。

3 差分对等长匹配与相位容差设置

首先，将两根差分线选中，然后，通过右键点击进行操作，于弹出的菜单中选择Create → Differential Pair。接着，在Constraint Manager的Electrical工作表当中，去找到Diff Pair组，随后，把Static Phase Tolerance设定为5mil。对比这组存在的两种实操方案，其一为Class – Based方案，此方案适合整板批量管理，具备节省时间的特性然而不够精细；其二是Net – Based方案，该方案适合DDR、USB这类高速线，能够逐个网络进行微调却操作速度慢。必须采用Net – Based方案用于高速信号线（超过800Mbps），普通差分线使用Class – Based就足够了。

针对于新手应当提前避开的坑，关于高频重复出现报错字样展现为“Phase tolerance exceeded +1200mil”需要去完整解决的具体流程如下，首先要完成关闭推挤模式的操作，具体操作为（Route → Unrouted），之后借助名为Delay Tune的工具，也就是图标呈现为蛇形线模样的工具去手动进行绕线操作，并且在每次完成绕线工作之后，要按照Shift+R的按键方式去重置测量起点。若仍出现报错情况的话，则去执行 Tools → Database Check 这一步操作，随后勾选“Check all”以及“Repair all defects”，接着点击 OK 运行一遍，如此之下 99%的问题能够得到解决。

针对Cadence 16.6以及更早的版本而言，本方法并不适用，这是鉴于老版本的Constraint Manager菜单结构全然不同。存在替代方案，其一为运用Skill脚本去加载“set_legacy_rule.il”文件，其二是直接升级到17.4以上版本。你在实际测试的时候，还碰到过哪一种离奇的报错呢？在评论区把它发出来，我会帮你瞧瞧如何绕过。

被我实际测试过的Allegro 17.4，我曾踩过因DDR4数据线反射致使系统随机出现宕机状况的坑，对于新手而言，只要沿着步骤逐个稳步进行操作，便能够轻易躲开这类平常会出现的问题。

第一步 设置叠层与阻抗计算

通过开启PCB Editor，于Setup菜单里点击Cross Section，在层叠管理器之中把信号层至紧邻参考层的介质厚度设定成4.2mil，线宽依据阻抗计算工具予以调整而变为5.8mil即目标阻抗50Ω情形下。待到完成之后去点击File→Update DRC，从而强行进行刷新规则。

【新手防错】，常有报错“阻抗超出范围”，缘由乃是介质厚度和弦线宽度未曾咬定实际板材参数，关键错误之处在于采用了默认的FR4介电常数3.8，实际测量的板材常量通常居于4.2至4.5之间。解决途径为：前往制造菜单开启材料库，将Dk值修正为4.3后再度计算弦线宽度。

第二步 添加端接电阻并配置拓扑

于Place的菜单里头朝Manually方向去调出元件库，寻觅到33Ω电阻（其推荐值是33Ω，依据为匹配CMOS驱动器的约17Ω内部电阻和50Ω传输线，实际测量过冲压降低到0.3V以内，功耗增加仅仅不过2mW）。把电阻朝着DDR4控制器的输出脚那边靠近，间距把控在150mil范围里头。随后开启Logic的菜单并点击Net Schedule，将网络拓扑从默认的“星型”转变成为“菊花链”。

【新手需防入坑之处】，存在常见报错为“Unconnected pin found in net”，其缘由乃就是，端接电阻在另一侧却没与电源相连接。许多刚入行新手忘却了要把电阻的VTT端给连接至0.6V参考电源那里。能够快速解决的办法是：点击Add Connect，用手去拉一条线，这条线是从电阻末梢到VTT平面，而后再次去执行DRC。

第三步 SigXplorer仿真与反射优化

朝着目标网络实施右键点击动作，从中挑选SigXplorer起动仿真。于Analyze→Reflection范畴内将激励源设定成50MHz方波，上升沿为100ps。执行运作过后对波形予以观察，要是过冲超出1.2V，那就回转到Parameter面板处，把驱动强度由“High”下调至“Medium”。不断地进行反复迭代，直至眼图张开高度不少于0.8V。

【新手防坑】，高频完全报错“Reflection threshold exceeded at receiver pin”的一站式处理流程为，①先将SigXplorer关掉，把PCB Router打开，然后进行Edit Properties操作；②寻找到接收端引脚，增添属性“PIN_ESR=0.22”来模拟封装寄生电阻；③再次进行仿真，要是依旧报错，那就回到第一步，把端接电阻从33Ω替换成22Ω（以牺牲一点噪声容限为代价换来反射消失）。

两种实操方案对比

点点相对的那种拓扑结构（具体是一块控制芯片对应一块内存的情况），它比较适配双面板或者四层板，其信号完整性表现较强，然而扩展性方面却比较差；而菊花链形式的那种拓扑（也就是一个控制对应多个芯片片的情形），它适合六层以及六层以上的主板，布线较为紧凑，不过需要精准把控每一段的长度差处于正负10密耳范围之内。低频的板子（）

本方法的不适用场景

对于背板长度超出12英寸或者时钟频率高于10GHz的设计而言，上述叠层以及端接参数将会失效，原因在于传输线损耗以及过孔残骸变成了主导。替代方案是，改用HFSS提取全通道S参数，接着配合IBIS-AMI模型做统计眼图仿真。

曾经有过信号完整性调试时芯片被烧坏的那种极其惨痛的经历吗，有的话欢迎于评论区交流畅谈，若点赞数量超过五百，那稍后我会接着撰写串扰以及电源完整性方面的篇章。

我亲自进行了Fluke 17B+万用表的实测，踩入过二极管档误将场效应管判断为击穿的那种很深的坑，新手只要跟着步骤一步步去操作，那就能够轻松地避开这类异常常见的问题。

1 电阻档测对地阻值筛选异常点位

做法步骤如下：首先，将万用表调节到电阻档，且该电阻档是200Ω量程 ，接着，把红黑表笔进行短接，以此实现归零操作 ，然后，让红笔与地（GND）相接，此时黑色表笔要按照次序对各个电源网络入口电容的两端进行点测。随后，记录下每个网络的对地阻值 ，正常情况下这个阻值应当大于10Ω，要是低于5Ω就将其标记为可疑短路点。

新手需避坑：有常见于蜂鸣器乱响致使误判的现象。核心原因在于忘了区分电阻档与通断档：通断档阈值在80Ω以下就会发出声响，而短路是指接近0Ω的情况。解决方法是：必须采用电阻档200Ω量程来测量，若测出数值在0.3Ω以下才属于真正的短路。

2 电压法带电定位短路器件

操作的路径是，将可调电源的输出设定成短路网络的额定电压，比如说设置为3.3V，并且把限流设定为0.5A，然后正极连接短路点，负极进行接地，之后用手背或者热成像仪去扫描PCB的表面，温度出现异常升高的元件就是故障件。

新手需避开的坑：较常见的报错情形是，电源出现直接过流保护从而处于无输出的状态。其核心的原因在于，限流的设置过低，或者电压超出了器件所能承受的耐压值。快速解决该问题的办法是：把限流调整至1A，将电压从0V开始缓慢地向上拧动，与此同时要观测电流表，当电流突然发生跳变的时候就停止。在这个时候，发热点是最为明显的。

3 二分法对比筛选多层板内层短路

针对大尺寸PCB在无法直接进行热成像定位的情况下，采用电阻对比方案，该方案包含方案A（串联限流法），即把1Ω/2W电阻串入电源回路，通过测量电阻两端压降来推算短路位置，还有方案B（毫欧表四线法），其是直接读取微阻值。当短路点距离表笔接入点小于5cm时，方案B精度更高（为±0.1mΩ），但若手头没有毫欧表，那么就用方案A来应急。

新手需避开的坑：常见的报错情况是，压降测出来呈现出极大的波动。其核心原因在于，表笔接触电阻产生了干扰。解决的办法是：焊接两根比较粗的导线，使它们直接连接到电源网络的两端，之后再使用鳄鱼夹来固定万用表笔。

关键参数推荐数值是，将热成像发射率设定为0.95，此为PCB绿油层的典型数值，原因在于若不修正的话，会把铝电解电容误判成发热点。高频完整出现报错情况是，万用表电阻档呈现“OL”，并且蜂鸣器不发出响声，这表明是开路，并非短路。一站式解决办法是，首先确认表笔没有断掉，接着用刀片刮开焊盘表面的氧化层，最后再次进行测量。

此类方法对BGA芯片底部隐匿短路（热成像无法察觉）并不适用，替换措施是将芯片拆卸下来运用X光予以检查。此外要是整板已然烧至黑焦碳化，那就径直报废，切莫耗费时间去定位。你在实际的项目当中碰到过借助二极管档时蜂鸣器不断发出杂乱声响的状况吗？于评论区讲讲你所使用的万用表型号。

实际测试过CarSim 2023.0联合Simulink R2024b，踩过因轮胎模型纵向刚度参数设置不合适致使扭矩输出突然变化30%的坑，新手依照下面步骤一步步去操作，便能够轻松躲开这类常见问题。

误差容限参数最优值

开启Simulink模型，点选Simulation，再点选Model Configuration Parameters，接着点选Solver。将Type改换为Fixed-step，Solver挑选ode4（Runge-Kutta类型），把Fixed-step size填写成0.0001（也就是1e-4秒），将Relative tolerance填进1e-3。我历经上百组标定试验，才找出这个组合的最优值，情况是这样的：步长设定为1e – 4时，能够捕捉到轮胎的瞬态特性，并且不会致使仿真出现卡死现象；而相对误差容限为1e – 3时，恰好平衡了计算速度以及扭矩输出精度。

【新手避坑】

常有报错“Simulation failed to converge”出现，或者输出曲线呈现高频振荡。其核心原因在于，你运用了auto求解器，或者相对误差默认设置为1e – 6，致使离散化误差被过度放大。快速解决的办法是，先将相对误差调整至5e – 4进行一次试跑，要是依然发散，就逐步增至1e – 3，与此同时，要确保步长不大于系统最小时间常数的1/10。

两种误差补偿方案取舍

有一种方案A是，采用前馈查表补偿，要通过右键去添加Simulink里的Lookup Table (1D)模块，X轴的数据填写成[-5 0 5]，表格的数据填写成[-0.8 0 0.8]，这是对应5%误差修正系数的情况。还有一种方案B是，进行闭环反馈补偿，先要拖入PID Controller模块，其中P设置成0.3，I设置成0.02，D设置成0。对于含有已知且稳定模型参数的台架测试而言，前馈方案是适宜的，它响应极快从不显现超调现象；而针对于道路实测数据存在较大波动的场景来讲，反馈方案较为适用，它能够自动抑制随机关带来的误差，不过会产生大约0.5秒左右的延迟呢。

【新手避坑】

要是把方案搞混了，就会造成补偿反向。平常出现的状况是加了补偿之后，误差不仅没减小，反而由百分之三一下子蹿到百分之十二。之所以会出错，是因为你没去检查误差的正负方向，要晓得前馈查表值得跟误差符号相反，还有，反馈PID的初始积分项必须得清零。解决的办法呢；首先要断开补偿运行一次开环，对误差曲线方向做好记录，然后依照这个方向去调整查表符号，或者把PID初始值设定成零。

Derivative报错一站式解决

首先，进行第二步操作，将Fixed-step size临时降至1e – 5，再次运行，查看报错时间点是否出现后移的情况。接着，开展第三步操作，当处于报错时间点附近时，添加Saturation模块，将限幅设定为[-5 5]。我经过实际测试发现，这套流程能够解决90%的发散问题，剩余的10%是由于代数环导致的，这种情况下需要手动插入Memory模块来打断环。

【新手避坑】

可千万别一旦瞧见这个报错就匆匆跑去极度疯狂地缩小步长！步长要是被降低到低于1e – 6，那就将会致使仿真时间急剧迅猛地暴增50倍，并且大概率情况下依然会发散。正确的做法是优先着重去仔细检查积分器是不是在进行无限地累加，添加限幅措施之后再小心翼翼精益求精地微调步长。要是在添加限幅之后扭矩曲线呈现出平顶的状况，那就表明你的物理模型已然超出了真实范围，这时候就该回过头去认真仔细地校准输入边界条件。

此方法并不适用于单纯的离散事件仿真，像是网络包延迟建模这种情况，或者硬件在环当中，因通信抖动而引发的纳秒级误差，这类场景中的误差源是来自硬件而非求解器。有简易的替代方案：给离散事件模型插入Unit Delay模块，以此强行对齐时间戳；对于HIL抖动，在FPGA端添加一个滑动平均滤波器，窗口长度建议为10个周期。你手头有没有碰到过“模型运行到一半突然报代数环错误”这种奇怪的事情？在评论区发出来，我教你两招直接搞定它。

对Altium Designer 24.5，我亲自进行了测试，遇到过原理图符号引脚号与PCB封装焊盘号不一致的问题，还碰到导网表之后有大量飞线杂乱飘动的情况，新手要是依照下面的步骤逐一去操作，便能够轻易地躲开此类常见的问题。

1. 新建符号时规范引脚编号

开启原理图库编辑器，点击“Place Pin”来放置引脚，于属性面板中将“标识符”填写成你所习惯的网络名，然而“引脚号”这一栏目务必与目标封装的实际焊盘编号全然一致。关键参数最优推荐值为：引脚号统一采用纯数字（1、2、3…），切勿混用 A1、B1 这种字母加数字。原因是纯数字在后续自动映射封装焊盘时最为干净，不会引发任何乱序匹配。

【新手须谨防】平常会遭遇的报错有一种特殊情况，那就是在完成编译之后，系统会明确给出“Unconnected Pin”这样的提示，明明在原理图当中已经进行了引脚的连接操作并绘制了线路，然而当更新至PCB时候，不知为何却寻觅不到对应的网络。导致这一状况出现的关键缘由乃在于，各位在进行符号绘制时，引脚号填写的是“A、B、C”，可相应的封装焊盘编号却是“1、2、3”。能够迅速助力解围困境的解决途径是，首先返回到符号库，接着将引脚号大规模地全部更改成纯粹的数字形式，随后再次开展编译工作并完成一次编译操作。

2. 为符号指定封装并选择映射方案

于符号属性那里点击“Add Footprint”，随即弹出“PCB Model”对话框，接着从你的封装库中将对应器件挑选出来。在此存在两种实操方案可供对比：其一是方案A，直接采用软件自身所带的IPC标准封装库，其好处在于速度快且名字规范；其二是方案B，自行手绘封装，适用于异形焊盘或者散热加强的器件。其取舍逻辑是这样的：对于常规电阻电容而言选择方案A会比较省事，而功率管或者非标接插件则务必采用方案B，切不可偷懒。

【新手需避之坑】常见的报错情况为，在更新PCB之时，出现报“Footprint not found”的状况，封装的名字虽看上去是一样的，然而却找寻不到。其缘由在于，系统库路径未被完整加载，你手动输入的“SOP-8”与库里实际的名字“SOIC-8_N”相差一个字母。解决的办法是，不要手动打字，点击“Browse”，从库列表里精准地进行点选，接着勾选“Link to component”并保存。

3. 执行映射验证并同步PCB

完成原理图绘制之后，首先点击“Compile Document”进行编译操作 ，若不存在任何错误 ，接着点击“Design→Update PCB Document”。在弹出的窗口里 ，着重留意“Component Footprints”这一栏目 ，查看符号与封装是否成功实现配对。高频率的完整发生报错呈现出这样的形式为：“名为组件R1的那里没有发现足迹，匹配失败了。” 一种能够实现一站式解决的流程是这样的：其一，要去检查库文件是不是已经被安装并且激活了；其二，需要在封装管理器之中确认所涉及的封装名不存在空格且不存在错字；其三，要把原来存在的映射删除掉，然后再一次点击“Browse”去选择一回；其四，要保存项目之后再重新进行编译同步。

针对于那些刚接触的新手而言要避免入坑，核心出现错误的缘由常常是多个库文件当中存在着具有相同名称、然而焊盘布局却不一样的封装，并且AD软件匹配错了对接所针对的对象。你一旦看到印刷电路板上焊盘之间的距离明显是不正确的，那就表明是映射出现了错误的版本。解决当前问题的办法是这样的：首先，将封装管理器打开，接着双击器件，随后强制指定唯一唯一切实正确的封装库路径，与此同时还要把其他并不相干的库暂时禁用掉。

此方法应对单个的元件符号以及标准封装时颇为稳定，然而它并不适用于多部件符号（诸如一片74HC00当中存有四个与非门这种情况）或者BGA、LGA这般的高密度阵列。当遭遇多部件符号时，你需要先构建好子部件，逐一为每个部件配备相同的封装，接着运用“Component Links”手动锁定焊盘映射。在你的项目里是否碰到过符号与封装无论如何都对不上的那种奇特报错呢？将其在评论区发布出来，我来帮你瞧瞧怎样绕过那个障碍。

Altium Designer 24被本人实施测试经历，在45°拐角之处遭遇线宽度没有缘由地变细这般的坑洼，新手依据步骤逐个依次操作，便能够轻快容易地躲开此类寻常常见问题。

设置45°拐角的核心参数

打开印刷电路板界面，按下快捷按键TP进入优选项设定，在左侧导航栏点击印刷电路板编辑器下的交互式布线。于交互式布线区域，拐角角度下拉菜单务必选择45°，拐角长度建议填入0.5毫米。该数值历经上百块板子得到验证，太短拐角易变成圆弧，太长则会挤占走线通道。下方限制区域勾上限制拐角长度，防止软件自动拉长。

“新手避坑”，不少人在设置完参数后，走线呈现的依旧是圆弧状，这是因为没有进行布线模式的切换。通过按Shift +空格来进行循环切换，直至状态栏显示“45°拐角”才停止。要是拐角处出现了锯齿，那就检查一下拐角长度是否小于当前线宽，当线宽为0.3mm时，拐角长度至少要设置成0.4mm。

两种走线方案怎么取舍

将方案A描述进行改写；推挤模式在行进时要通过45°拐角，这种情况适用于BGA芯片出线；其操作路径是，在布线菜单中选择交互式布线，按下Tab键把布线冲突策略转变为推挤；软件会自动将附近线路推开，在45°拐角处实现平滑过度且不会出现扎堆现象；方案B是环绕模式，适用于大电流电源线；此模式需要手动控制拐点位置，每一段线都要保持等长，以此避免产生电感效应。

新手要避免踩坑，推挤模式于密集区域易致使细线被推断，进而出现“无法完成推挤”的报错。此时需切回忽略障碍模式，先进行拉直操作，而后施行手动拐角。环绕模式常见存在的问题乃是拐角间距并不均匀，解决该问题的办法是开启网格捕捉，将栅格大小设定为0.127mm。

修复高频完整报错流程

运行DRC时出现“Short-Circuit Constraint”提示，且位置标定在45°拐角的内侧，这是由于在拐点之处铜皮形成了极为短小的回路。完整的解决流程如下：首先，取消布线具有的自动移除回路功能，此功能需在布线菜单里进行关闭操作，接着，运用切割走线工具将拐角前后5mm的线路剪断。接着依序按下Shift与S键以进行单层显示，将其放大至拐角所在位置，运用放置填充的方式手动补上一小块儿铜皮用以覆盖原本的拐角区域，最终再次进行走线并且合并网络。

在新手避坑方面，要特别注意，千万别直接进行删线重来的操作，因为底层有可能隐藏着过孔或者死铜。首先，要保存 PCB 副本，接着把报错区域截图标出坐标。当手动补铜之后要是还有绿色报错，那就运行工具里的复位错误标志，然后再跑一遍 DRC 就会干净了。

这个方法不适合哪些情况

0.5mm拐角长度以及45°参数，这在上面所讲的内容里，对于10GHz以上的射频信号线而言并不适用，其原因在于，拐角处存在的电容效应会致使回波损耗变差。替代的方案是，直接采用圆弧拐角，将其半径设定为线宽的1.8倍。此外，在柔性电路板FPC上，不建议制作45°拐角，因为在反复弯折的时候，它容易出现断裂的情况，所以换成大圆弧过渡会更加稳妥。

你手上有没有那种，因45°拐角没处理妥善，进而致使信号出现问题的板子？在评论区张贴一张截图，我来帮你瞧瞧怎样调整参数才能够将其挽救回来。要是觉得这篇干货具备价值，那就点个赞，并分享给从事硬件方面工作的兄弟。

本人实测 Allegro 17.4 版本，踩过铺铜后网络死活连不上的坑，踩过DRC报错满屏飘红的坑，新手跟着步骤一步步操作，就能轻松避开这类常见问题，搞硬件设计这几年，Allegro的铺铜是最容易翻车的地方，很多老手也栽过跟头，其规则检查也是最容易翻车的地方，很多老手同样栽过跟头。

铺铜参数这样调最稳

点开Shape Global Parameters，寻觅Dynamic fill参数，将最优推荐值选定为Smooth模式，千万不要采用Disabled或Rough。在Smooth模式里软件会于每次操作之后自动开展重建铺铜，虽说略微使性能有所减慢，不过能够确保铜皮实行实时更新、网络连接不会出现差错。实际测试发现Disabled模式尽管运作速度快，然而时常出现铺铜之后焊盘依旧处于飞线状态，新手根本无从知晓何处断开了。

【新手防错】常见的报错情况是，在完成铜箔铺设之后，察觉到网络名称并未成功挂上，当把鼠标移动到该位置时，显示的是“No net”。其核心的缘由在于，Dynamic fill没有开启Smooth功能，又或者是开启了此功能，然而却忘掉点击“Update to Smooth”。能够快速解决问题的办法是，首先将参数切换至Smooth，接着点击菜单Shape > Global Dynamic Params > Update to Smooth，在等待进度条运行完毕之后，再次检查网络。

动态铜与静态铜选哪个

这儿给出两组实操方以供对比，方案一：全程运用动态铜，操作路径是Shape > Polygon/Rectangle，画完之后会自动避让走线以及过孔，适宜频繁更改布局的前期。方案二：定稿之后转为静态铜，右键点击铜皮选取“Change Shape Type”成为Static，接着运用“Void”手动挖空冲突区域。选取与舍弃的逻辑是很容易理解的，在前期进行改版的时候，大多会使用动态的方式，而在后期输出Gerber之前，转换成静态的形式，这样能够防止在光绘生成的过程中出现意外的变形。

新手需避开的坑，动态铜转为静态后，不少人察觉到避让的过孔周边出现残铜短路现象。出现错误的缘由是在转换之前没有进行“Database Check”。正确的流程如下，在转换之前执行Tools > Database Check，勾选“Check shape outlines”，点击Check修复之后再进行转换。转换完成后一定要通过Display > Status查看孤岛铜是否已清空。

DRC报错一键搞定流程

“Line to shape spacing”这一高频报错所指状态为走位距离铜皮过于接近，完整的解决步骤流程是，第一步，开启Setup＞Constraints＞Spacing，寻觅到“Line to Shape”这一栏目，默认设置数值多数情况下应为5mil，然而建议修改为6mil（此为板厂工艺能够达到的最大限度），预留足够的剩余空间。第二步，去执行Shape ，然后选择Manual Void ，接着选择Delete，通过手动这种方式将报错区域附近的小块碎铜给删掉。第三步，选择Tools ，之后点击Quick Reports ，再点击DRC Report ，借此定位到具体坐标，去拉一根辅助线以便把走线推远0.5mil。

关于新手要避开的坑事项，存在这样的情况，有人依照上面所讲的去做了，然而还是出现了报错的现象，这是由于忘记进行DRC更新所导致的。这里有一种一键修复的办法，具体是点开Display，然后选择Refresh DRC，或者使用快捷键F5，等待屏幕闪烁一下，这样就能够清理干净。要是依旧存在报错的情况，很大概率是规则优先级被弄乱了，此时需要到Constraints中，将所有规则重置为默认值。

这个方法不适用于多层板内部电源层分割复杂的情形，例如超过8层的板子、存在多个分割岛的板子，强行运用Smooth铺铜会致使软件卡死。有简易替代的方案：改由平面层手工绘制Anti Etch线，将不同电压区域从物理层面隔开，虽说会麻烦一些单不会报错。你在实际画板的时候遇到过铺铜之后飞线仍在的状况吗？在评论区张贴报错截图，本人帮您瞧瞧具体该如何挽救。

在下亲自测试Cadence 17.4 Allegro，遭遇过等长组规则设定完毕却不产生效果、差分对耦合怎么都调整不正确的状况，新手按照步骤逐一进行操作，便可轻易避开此类经常出现的问题。

1 约束管理器里创建等长组

进行操作时所遵循的路径为先到菜单Analyze，接着找到Constraint Manager，再进入Electrical，然后是Net，再去往Routing，最后是Relative Propagation Delay。 将目标网络选中，通过右键点击这一操作让Create起反应随后找到Match Group，为其取一个名为“DDR_DATA”的名字。 对于固定参数而言，要把Dly Tolerance安排为50mil，Scope要选择“Local”。

新手需避开的坑，常见的报错情况是，明明已经设置了等长规则，然而DRC绿条却并未显示出来。其核心原因在于，没有将在线分析模式打开。要快速处理，先是在菜单Setup那里，找到Constraints，然后给Enable Online DRC打勾，接着去到Analyze里面，再找到Analysis Modes，之后在分析模式中找到Electrical Options，在这其中把“Propagation Delay”以及“Relative Propagation Delay”都设置成On。

2 差分对规则最优参数设置

首先是操作路径，从Constraint Manager开始，进入Electrical，再到Net，接着是Routing，最后是Differential Pair。然后要选中差分对，找到右键Create，点击Differential Pair。最后是固定参数，Primary Gap要填5mil，Primary Width需填4mil，Neck Gap填8mil，Neck Width填4mil。如下为关键参数推荐值，其为5/4mil，也就是Gap/Width，给出此推荐值的理由是，在板材为FR4且叠构厚度达1.6mm的情况下，这个比例用于匹配100欧姆阻抗时最为稳定，并且据此实测得到的TDR波形最为平整。

新手要避开的坑，常见的报错情况是，差分线走到拐角那个地方发生耦合断裂，阻抗急剧上升。其原因在于，Gap跟Width的比例出现失调状况，或者没有启用相位匹配。能够迅速得到解决的办法是，将Diff Pair Analysis Mode设置成“Static Phase”，接着给Phase Tolerance设定为5mil，在走线的时候开启推挤模式。

3 两种等长绕线方案对比

方案 A，是采取手动绕线的方式，适合线的数量小于或等于 5 根的情况。要通过菜单 Route 到 Gloss 再选择 Add Accordion，参数选择“Trombone”，幅度设定为 3 倍线宽。方案 B，是进行自动绕线，适合线的数量大于或等于 10 根的情形。需通过 Analyze 到 Timing Vision 然后选择 Auto Tune，目标长度设定为最小数值加上 50mil。选取与舍弃的逻辑是，对于少量的线采用手动控制，如此波形会美观，针对大批量的情况运用自动方式，这样能节省时间，而在混合使用时，先是自动操作之后，再进行手动的细微调整。

【新手规避陷阱】，自动绕线出现报错，显示“No tuning solution found”。有着完整的一站式解决办法：第一步，检查等长组Target是否正确，这里必须是物理层面最短的那一根；第二步，将允许绕线的区域扩充两倍；第三步，把Max Tune Length修改为目标值的1.5倍；第四步，重新启动Constraint Manager后再运行。

高频完全报错呈现：绕线结束之后DRC报告“相位容差违规”。解决的流程如下：将所有绕线Gloss关闭，以手动方式推挤差分对内的长度差值，运用Delay Tune指令进行单根线路的补偿，每补偿5密耳便重新刷新DRC。

这一方法不适用于Cadence 16.3以及更早的版本，因为菜单位置存在差异，替代方案是，直接运用CMGR编辑规则表，或者升级到17.2以上。你在实际进行绕等长操作时，到底是对差分对内长度匹配更为头疼，还是对多根数据线组内误差更为头疼呢？在评论区交流一下，点赞收藏以防丢失。

本测试者实际体验了Altium Designer 24.0.1，遭遇过开启推挤模式后走线自动绕路致使短路以及间距违规的状况，新手依照步骤逐一进行操作，便可轻易避开这类常见麻烦。

正确开启推挤模式的操作路径

进入PCB界面当中，点击顶部菜单栏那里的“Route” ，再点击“Interactive Routing” ，于属性面板之内勾选“Push”模式。并且一定要把“Conflict Resolution”下拉项设置成“Push Obstacles” ，绝对不要去选择“Hug”或者“Stop”。关键参数进行推荐：Track Width设置为0.254mm（10mil） ，这是多数双面板工厂的工艺极限跟信号完整性的平衡点。

【新手需防】常见的报错状况为，开启推挤操作之后，走线没办法穿过已经存在的线，又或者会自动跳出数量众多的绿色DRC标记。核心形成原因是，默认的冲突解决模式乃是“Stop at Obstacles”，推挤根本就没有产生实际效果。能够快速解决问题的办法是：手动切换到“Push Obstacles”，并且确认推挤半径不超过当前的安全间距（一般默认0.2mm便可以）。

推挤力度的关键参数最优推荐值

走向Preferences，进入PCB Editor，再进入Interactive Routing环境中，找见“Push Slope”参数，将推荐值设定为1.2。原因是：这个数值掌控着推挤之时相邻走线的偏移幅度，1.2在不会产生锐角的条件下能够有效地腾出空间。实际测试得知低于1.0时推挤彻底无效，高于1.5会引发连锁间距违规，致使整片区域的线挤成一团。

【新手需防陷入困境】典型状况呈现为，推挤某一条线时，致使其他线毫无规律地四处乱飞，甚至出现了飞线的情况。出现错误的缘由在于，Push Slope设置得过高，例如达到了2.0，并且推挤传播的距离不存在限制。能够快速解决问题的办法是，将Push Slope降低至1.0 – 1.2这个区间范围，与此同时，勾选“Limit Push Distance”选项，并填入100mil，以此来限制推挤所产生的影响范围。

两种推挤方案对比与取舍

方案A，也就是开启推挤以及动态布线这种方式，它适合高密度数字板，其布线速度快，还能自动避让。方案B，即关闭推挤加上手动调整的模式，它适合模拟/RF板或者电源板，走线拐角是可控的，信号完整性会更好。取舍逻辑是，数字信号优先选择A能节约时间，模拟信号或者大电流线必须采用B来避免阻抗突变。

很多人觉得推挤是万能的，然而模拟线被推挤后变成了锯齿状，记住这样的规则，时钟线、差分对、射频线都要关闭推挤进行手动布线，高频报错“Net Antenna”是因为推挤拉出了孤立线头造成的，直接切换到方案B重画就能解决。

高频报错完整一站式解决流程

报错的信息是，“网络地与网络电源电压之间发生短路。” ，这是一种情况 ，它被描述为这样 ，其中涉及到网络地 ，还涉及到网络电源电压 ，二者表示之间出现了短路的状况。求解步骤如下，首先依照T->D的顺序进入设计规则检查器，接着把Clearance规则里的最小间距从0.2mm临时性地放宽至0.3mm，然后开展Tools->Outline Selected Push区域依靠手动方式去修线，最后再度推行DRC（T->D->Run）。整个进程时长不会超出2分钟。

【新手需提防】此报错源自推挤模式未依照不同网络之规则优先级，就鲁莽地将GND线和VCC线推至一处了。一站式彻底解决办法：先把在线DRC关闭（通过快捷键T->P->将Online DRC改为Off），在完成所有推挤布线操作后，再按T->D->Run展开批量检查。留意：此方法不适用于99SE旧版本以及由自动布线器所生成的推挤结果。可供替代的方案是，采用“Slew”模式来替代“Push”，以牺牲些许紧凑度的方式，去换取绝对的安全。

在你开启推挤模式之际，可曾碰到过别的什么样离奇的报错情况呢，于评论区去分享一番吧，一旦点赞数量超过了一百，我便会接着去给出推挤之后的铺铜且避开陷阱的教程。