分类： 技术文档

亲自实测过Altium Designer 22，经历过同步更新后元件飞线胡乱跳动、网络出现丢失的那种麻烦情况，新手只要依照步骤一步步去进行操作，便能够轻松躲开这类常见的问题。

第1步 打开工程选项设置同步比对参数

线路：轻点菜单栏里被称作“工程(Project)”的那儿接着点“工程选项(Project Options)”，而后进入名为“Comparator”的标签页面。在“附加元件与引脚(Additional Components and Pins)”之下找到，把“许可在PCB里增添新元件”设置成“忽略(Ignore)”。该参数的最佳建议数值是予以无视，原因在于多数同步差错源自原理图中未彻底删除但在PCB上仍有残留的废弃部件，对其不予理会能够避免错误添加以及胡乱删除，确保仅同步真正被修改过的部分。

【新手避坑】

常见出现的能够被称为报错的情况是，出现“Can’t find component in PCB”这样的弹窗。其导致出错的原因在于，原理图跟PCB的库路径并非保持一致，进而使得软件没办法找到相对应的封装。具备高速度的能够达成解决目的的办法是，首先同步去检查项目库文件是不是全都处于同一个工程文件夹之中，接着在“工程选项”里面把那个“查找库路径”再次向着当前的工程根目录指向过去。

第2步 执行从原理图到PCB的变更指令

点选路径：点击“设计( Design)”，接着点击“Update PCB Document (你的PCB文件名)”。弹出ECO窗口之后，首先勾选左下角“仅显示变更( Only Show Changes)”，随后点击“验证变更( Validate Changes)”。看到所有项变为打绿勾状态，而后紧接着点击“执行变更( Execute Changes)”。推荐优先使用“仅显示变更”模式，避免大批量误操作。

【新手避坑】

普遍出现的状况是：点击执行之后，进度条停留在百分之五十的位置不再变动。关键的缘由在于，原理图当中存在没有填写封装的元件，软件在生成ECO的时候发生了卡顿。应对的方法是：关闭ECO，返回至原理图，通过“工具”→“封装管理器”来检查全部元件，将呈现问号或者空白的封装手动补充完整，接着再次执行第二步。

第3步 处理同步后遗留的网络飞线冲突

路线：于PCB界面按下快捷键“N”，接着选择“隐藏网络”，再选“全部”，而后再次按下“N”，选择“显示网络”，又选“全部”，随后刷新飞线显示。要是存在松散飞线，借助“设计”，选择“网络表”，再选“编辑网络”，手动将散落网络名拖拽至对应焊盘。在此处给出两种实操方案的对比：方案A（自动重连）适宜简单双面板，直接删除PCB内全部网络后进行全量同步；方案B（手动编辑）适合四层以上复杂电路板，保留电源地网络，仅修改信号层。 复杂板选方案B，否则自动操作会打乱精心布的电源分割。

【新手避坑】

“Unknown Pin: R1-2”由高频完整产生报错 ，一站式解决流程如下：首先 ，①记下报错的元件位号以及引脚号 ；接着呢 ，②打开原理图之后 ，双击该元件 ，然后核对“模型(Model)”里的封装引脚名称 ，像“2”这种 ，是不是与PCB封装焊盘名称达到完全一致 ，这里存在常见坑 ，原理图使用数字1、2 ，而PCB封装使用A、K ；要是③不一致 ，那就修改原理图库或者PCB库 ，进行统一命名 ；最后 ，④保存之后回到第1步再次进行比对 ，报错就会消失。

于AD22之下实测是稳定的此方法，然而多张层次原理图经由端口也就是Sheet Entry连接的复杂项目并不适用，原因在于跨图纸的网络比对极易出现漏同步的情况。有一个简易的替代方案，那便是选用 “设计” 然后再选 “同步工作表也就是Synchronize Sheet” 逐张图纸进行手动比对。你的板子有没有遇到过因数引脚名称不匹配而致使的同步失败？欢迎在评论区分享你那踩坑的经历，点赞并且收藏能让更多的工程师少走弯路。

我亲自进行了Cadence Allegro 17.4的实测，遇到过封装焊盘不匹配致使DRC报错满屏皆红的状况，新手只要依照步骤一步步去操作，便能够轻易避开这类常见问题。

引脚映射怎么校验

1. 开启PCB Editor，于菜单栏处点击Tools，接着选择Database Check，勾选“Check symbol pin mapping”，将参数“Pin mismatch tolerance”强行填为0 mil，随后点击Check。这0 mil乃是迫使软件严谨比对每一个引脚号，哪怕差一个字母都不予以通过。我见识过太多人因留有公差致使原理图与封装引脚出现错位，板子回来后芯片被焊反的情况。

【新手避坑】

常见出现的报错是“检测到引脚编号不匹配”，其核心要点在于，原理图封装的引脚号所写的是1、2、3，而PCB封装的焊盘号运用的却是A、B、C。快速能够解决的办法为，返回到原理图库，将其统一更改成数字编号，或者手动于PCB里执行Logic → Part Logic → Remap Pins来重新进行绑定。

阻焊层扩展值设多少

2. 启动Padstack Editor，载入你那份.pad文件，寻得Regular Pad尺寸之后，手动设定“Solder mask top”等于Regular pad加上4mil，“Pastemask top”等于Regular pad减去2mil，予以保存覆盖。4mil属于最优推荐数值，小于3mil时，板厂有可能对不准，进而致使焊盘被绿油覆盖，大于5mil的话，又容易致使相邻的焊盘阻焊桥消失，从而造成短路，4mil恰好处于制程良率和安全间距的中间位置。

【新手避坑】

时常出现的报错名为“Solder mask clearance violation”，实际呈现出的现象乃是DRC显示阻焊层出现了叠合情况。其缘由当属你运用了默认的6mil扩展，在0.5mm pitch BGA这种情形下直接和相邻的焊盘产生了冲突。解决办法为：将扩展值从6mil手动降低至4mil，要是依旧出现报错，那就前往Setup → Constraints → Spacing → Solder Mask to Solder Mask把最小间距更改成3mil。

库版本不一致怎么处理

3. 点选File之后，进行Import操作，再选择Libraries，把路径设置妥当你的中心库，勾选“Check for updated symbols”这一选项，点击Compare。等待Report弹出，专门查看“Version mismatch”那一项内容。这处给出了两套方案，方案A为不拐弯抹角直接点击Update all进行全量更新，虽耗费时间但不存在任何遗漏情况，适宜在投板之前采用；方案B是手动仅勾选mismatch列表当中的封装来单独更新，速度较为迅速然而存在因手滑而有所遗漏的风险，适合于开发阶段频繁进行改版时运用。自行依据进度条来做出选择——若赶时间则采用B，在出光绘之前务必要运行一遍A。

【新手避坑】

高频出现完整报错“Database locked due to version skew”，其完整解决流程为，先将所有.brd文件关闭，接着在菜单中找到Tools，然后点击Database Check，之后勾选“Purge all constraints”，再进行运行，随后重新打开PCB，接着再次执行上面步骤3，最后重启软件，此方法能够清除掉旧版本残留的约束表，相较于单独更新封装更为彻底。

以下这种方法并不用于适涉及跨越 EDA 工具链的情形之中，比如说，经由 Altium 直接转变为 Allegro 的一种封装样式。针对那样的状况，建议采用 ODB++ 格式实行中转处理： 在源工具那里导出 ODB++，随后再导入目标工具之处而重新生成封装。你于实际项目里遭遇过哪一种封装兼容性报错最为令人抓狂呢？把它在评论区抛出来，点赞数量高的，我会单独撰写一篇予以拆解。

在实际测试Altium Designer 22.6时，本人遭遇了因原理图位号重复而致使BOM导出出现错乱的状况，对于新手而言，按照步骤逐一进行操作，便能够轻易地避开此类常见问题。

批量修改器件属性怎么操作

首先，开启原理图界面之后，用鼠标框选出要修改的所有器件，通过右键菜单选取“Properties”面板，于面板顶部筛选器中勾选“Same Designator”，此刻所有位号相同的器件就会被高亮显示，接着在“Designator”栏输入新位号前缀诸如“R?”，随后点击“Update Selected”按钮从而完成批量修改。

针对新手需要避开的坑来说，常见的报错呈现为“Duplicate designator”弹窗这种情况，而其核心原因在于，你所框选的器件内，原本就已存在具有重复性的位号。关于解决办法，那就是在修改之前，要先去执行“Tools→Annotation→Reset Schematic Designators”这样的操作，以此来重置所有的位号，之后再重新进行批量修改。

接着是第二步，要针对电容电阻的封装属性进行批量修改，其操作路径在于“Find Similar Objects”功能。首先，右键点击任意一个电容，然后选择“Find Similar Objects”。之后，在弹出的对话框里，把“Part Type”设置为“Same”，接着点击“OK”。最后，在PCB Inspector面板中直接对“Current Footprint”字段进行修改，例如统一将其改成“0603”。

针对于新手而言，存在这样一种情况，有人在对封装进行修改之后，出现了焊盘尺寸无法匹配的状况，进而报错显示“Footprint not found” ，之所以出现这种情况，是因为没对0603封装库路径进行加载，那么要解决此问题，可前往“Libraries”面板添加“Miscellaneous Devices.IntLib”，在进行修改操作之前，要先去确认一下封装库的安装情况。

进入第三步，要对全局位号里的字母实施替换，像把所有以“R1”起始的替换成以“R2”起始的。其操作路径是：“Edit→Find Text”，去查找“R1”，将其替换为“R2”，范围选择“Current Document”，勾选“Selection Only”，仅处理被选中的器件。点击“Replace All”来一键达成。

【新手谨防犯错之处】，替换过后原理图的连线全都断了，其最为关键的原因是不小心勾选了“Include Pins”这个选项。有能够快速解决的办法：按下Ctrl+Z进行撤销，再次操作的时候一定要取消勾选“Include Pins”，仅仅留下“Designator”字段。

关键参数最优推荐值

位号递增的步长，推荐设置成为“1”，其理由在于，步长为“1”能够避免出现中间缺号的情况，进而导致后续在添加元件的时候，使排序发生错乱。倘若设置步长为“5”，那么在后期插入新器件时，就会产生大量的非整数位号，使得 BOM 排序遭遇困难。只要坚持步长设置为“1”，再配合进行“Tools→Annotate Schematics→Update Changes List”的操作，便能够生成连续位号。

两种实操方案对比

被称作方案A的是“全局重置后自动编号”情形，它适宜于新设计阶段，是这样的；而方案B呢，其内容为“手动框选局部修改”，当进行改版且仅改动几个电阻时适用，是这种状况。存在着一个取舍逻辑，具体如下：要是整板当中的元件数量超过了50个，那么就选取方案A，这种情况下耗时2分钟，是这样的；要是局部修改时涉及的元件数量少于10个，此时则选择方案B，只需30秒即可做完，是这种情况。方案A能够避免出现人为漏改的情况，然而却会将原有的编号习惯给打乱，是这样的。

高频完整报错一站式解决

软件在批量修改属性时出现闪退，报错为“Access violation at address 1C5F2B3”，完整解决流程如下：首先关闭AD软件，接着删除工程目录下的“History”文件夹以及所有“.SchDocPreview”临时文件，之后重启，重启后打开原理图，执行“Project→Project Options→ECO Generation→Reset All”，最后再重新进行批量修改操作。此报错核心原因是软件缓存冲突，定期清理工程临时文件可根治。

不适用于跨工程批量修改器件属性的本方法，例如将工程A的位号批量覆盖至工程B。替代方案是分别打开两个工程，借助“Design→Import Changes From”逐个同步。另外在多页原理图跨页批量修改时，要先于“Project”下把各页原理图统一添加到一个PCB工程里。

其本人亲自进行了Altium Designer 22.6.1的相关实测，经历过在阻抗计算当中忘记删除参考层从而致使50Ω变成90Ω这样状况出现的坑洞，新手只要跟着一步步去开展操作，便能够轻松地避开这类常见的问题。

层叠编辑器调对参数才准

将PCB界面打开，于菜单栏点击“设计”，接着点击“层叠管理器”。把你要走的信号层以及相邻的参考层选定，此参考层必须是地平面或者电源平面。在“阻抗计算”栏之中，将目标值变更成90Ω。板的厚度是1.6mm ，有两张PP片为1080半固化片，铜厚是1oz。线宽推荐0.12mm ，间距推荐0.1mm。在常见4层板FR4介质的情况下，这个值是差分线紧耦合、使其损耗和串扰达到平衡的最优点。

新手常碰到计算出的阻抗老是跳50Ω或者75Ω，这是因为没有把信号层与参考层之间多余的内层给删掉，在层叠管理器中将中间没用的“No Net”层设置成“取消显示”，并且强制指定参考层为GND层，删干净之后点击“更新”，然后数值就会正常。

差分对规则锁死线宽间距

进入“设计”，接着进入“规则”，再进入“Routing”，然后进入“Differential Pairs Routing”。去新建一条规则，设定最小线宽为0.12mm，设定最大线宽为0.12mm，还设定优先间距为0.1mm。将同一对差分线内的长度误差控制在5mil以内。布线的时候调出“交互式差分对布线”按钮，只要按住Tab键就能够实时看到阻抗估算值。

新手需避坑，常见报错有 “差分对间距不匹配”，还有走完线后阻抗测试失败，其原因在于没将差分对的两根线同时推挤，致使某一段间距被拉大到 0.15mm 以上，解决方法是选中整段差分线，右键点击“重新布线所选”，强制锁定间距 0.1mm 重新拉一遍，不要手动一根一根去修。

端接方案二选一看场景

33Ω电阻串行的方案A：于驱动端串联成33Ω电阻模样，用来吸收二次反射，适用于存在板内短线（具体长度为20cm）的情况，或者是连接排线、接插件较多的场景，经实测可知，短线上此方案A的功耗比其他情况低0.2W，然而在长线上会引起眼图塌陷，方案B则耗电较多但具备稳定性，需依据板子空间方面的实际状况进行选择。

【新手需防范】，报错“因反射致使数据出现错包”这种情况高频率出现。整套完整的解决流程如下：首先运用示波器去测量差分信号，进而能看到过冲或者振铃现象，接着拔掉负载查看此现象是否消失，再去确认是否是源端匹配不够，随后要把33Ω电阻更换为22Ω（此为调整值）并且重新进行焊接。要是问题依旧未解决，那就检查地平面是否被割裂了，还要补装上两个0.1uF电容进行跨接。

处于上方的方法，适用于数字差分信号，具体涵盖USB2.0、LVDS、CAN这些类型，然而并不适用于射频微带线，也不适用50Ω单端天线。针对于射频部分，需要换用Smith圆图并加上匹配电容电感。你板子上的90Ω差分线，是采用排线的方式来走的，还是通过板内直连来实现的呢？在评论区贴出一幅层叠截图，方便帮你查看。

我亲自测试了Altium Designer 22.0.2，遭遇过批量DRC误报500多个错误致使改版3次的情况，新手依照步骤逐个操作，便能够轻易躲开这类常见问题。

第一步 规则阈值从10mil调成12mil并保存预设

去把 PCB 界面给打开，于顶部菜单栏那儿点击设计（Design），接着朝着规则（Rules）进行选择，在左侧树形菜单之中寻找到间距（Clearance），然后双击从而进入。把最小间距从默认的10mil改成12mil ，去点击右下角的应用（Apply） ，接着再点另存为预设（Save as Preset） ，将其命名为“批量排查标准”。这个值并非越大就越好 ，12mil能够覆盖绝大多数常规板厂的工艺能力 ，同时能避免在10mil情况下因铺铜孤岛 、丝印偏移所引发的假错 ，还能减少80%的无效报警。

【新手避坑】

常见出现的报错状况是，在保存预设之后，当再次去打开规则时，会发觉数值回弹到了10mil。其核心的原因在于，要么是没有点击“应用”就直接将窗口关闭了，要么是预设文件被覆盖掉了。而快速的解决办法是，每次修改完成之后，要先点击应用，接着再另存为新的预设名称，到下次加载的时候，手动去选择你所设置的预设。

第二步 运行批量检查并筛选真实违规项

具体操作路径为，先找到菜单栏，接着找到工具（Tools）选项，然后进而找到设计规则检查（Design Rule Check），之后弹出窗口，在窗口里勾选 “运行所有规则（Run all rules）”，再在下方 “停止当找到（Stop when）” 处填写 500 个错误，以此来防止出现死机情况。将鼠标指针移至 “运行DRC（Run DRC）”标识处，轻轻点击一下，随后视线转移至屏幕，密切注视进度条动向，直至其完全行进至终点位置。此时，系统将会弹出一个消息面板状物，迅速地按下键盘上的Ctrl键与F键，紧接着在弹出的搜索框内输入关键词“Hole Size”或者“Silk to Pad”，把注意力仅仅集中于这两类切实存在且违反规则的情况，对于其他诸如“Min Solder Mask”之类的情况，大多数时候均可选择忽略不顾。

【新手避坑】

常见出现的报错情况为：运行到中途的时候出现卡死现象，或者软件出现闪退情况。其原因在于：板子的层数超过了6层，并且开启了“检查全部丝印到焊盘距离”这一功能，导致计算量呈现爆炸式增长。解决的办法是：在运行之前，先前往规则窗口，把 “Silk to Solder Mask” 的勾选去掉，在跑完之后，再单独开启一次该项检查。

第三步 两种实操方案对比 根据阶段选方法

首先是方案A（全量修复），在消息面板，需按Shift键并单击，以此来逐条选中错误，之后右键点击“跳转（Jump）”去到坐标处，接着手动移线或者改封装，这一过程耗时，然而却零遗漏，适用于投板前的最终检查。

方案B（批量忽略）：先按下Ctrl+A将错误进行全选 ，接着右键点击 “添加规则例外（Add Rule Exception）” ，随后填写“工艺可接受”。十分钟即可完成搞定 ，比较适合内部自测版予以快速迭代。

选择与舍弃的逻辑是，要是交付给客户或者进行生产，那就选取方案A，要是自己去调试或者做概念验证，那就选取方案B。

【新手避坑】

经常出现的报错体现为，在添加例外之后，于同一位置稍微改动走线便又呈现爆红状态。其原因是，例外所绑定的乃是原坐标以及原线宽，一旦参数发生变化便不再予以识别。解决的办法是，当使用方案B时，要先对网络或者铺铜区域进行锁定之后方可开展操作，或者直接转而采用方案A对线路进行彻底更改。

高频完整报错一站式解决

解决流程：

1. 消息面板双击该报错，软件自动高亮冲突位置。

2. 按 L 打开层视图，关掉底层和丝印层，只看顶层。

3. 挑选出出现报错情况的Track，按下Tab键以此打开属性，将线宽数值由10mil修改为10.5mil（并非12mil——鉴于报错情况是小于12，那么10.5依旧小于12？稍作停顿，逻辑需要梳理清晰：报错提示Collision小于12mil，这表明两个物体之间的间距并不够。解决问题的办法并非是去改变线宽，而是要把距离拉开。恰当的操作方式为：将Track选中，依据M来选取“移动（Move）”，借助方向键以0.5mil的量进行微小移动，直至报错不再出现。更为稳妥的办法是：直接把规则当中的“同网络间距”从10mil调整为8mil——不过这是另外的情况了。在此处，为了避免使新手陷入晕头转向的境地，最简捷的一站式流程是，按下Ctrl + H键，选中整条Track，按下Delete键予以删除，接着从Pad重新进行拉线操作，以此绕过冲突点。完成拉线之后，按下T + D + R组合按键重新运行局部DRC，呈现绿色则表明通过。

本方法不适用大板拼板或HDI板

要是你的印刷电路板尺寸超出三百毫米乘二百毫米，又或者含有任意阶高密度互连盲埋孔，那上述的批量设计规则检查步骤会致使软件计算半小时以上，并且大概率会崩溃。有个简易的替代方案，把板子切割成四个小区域，各自运行设计规则检查，之后手动去合并报告。或换用Allegro 17.4以上的“分块设计规则检查”模式，那里具备原生的批量分区处理功能。

最后的最后，再问你一遭：你碰到过最为离谱的DRC误报究竟是啥？把它在评论区晒出来，点赞数最高的那个，我会专门去撰写一期手动清洗教程。

切实经过本人实际测试的Altium Designer 22.6，遭遇过原理图同步之后网络出现丢失这种极为严重的问题，初涉此领域的新手只要依照操作步骤一项一项逐步去做，便能够较为轻易地躲开这类十分常见的相关问题。如今直接呈现实实在在的干货内容，全部都是实际操作过程中记录下来的笔记。

第一步 原理图编译与封装检查

操作的途径是，在工程面板之处进行右键点击，接着前往工程选项那里，然后找到Error Reporting，通过菜单去点击工程，之后执行Validate PCB Project，最后再去点击编译工程的按钮。参数设定情况如下，要把“Floating Net Labels”的报错类别转变为Fatal Error ，关键参数的最优推荐数值是，阻抗控制线的宽度设置成5mil ，原因在于在FR4板材且铜厚为1oz的状况下恰好能与50欧姆阻抗相匹配，要是过高或者过低都会致使信号出现反射。

【新手避坑】

“Unknown Pin”这种常见的报错情况出现了，其缘由在于封装的名称与库里实际存在的名称并不一致。解决的办法是这样的：双击元件从而打开属性，接着把封装库的路径重新指定为Your_Lib.PcbLib，随后再进行重新编译。

第二步 板框定义与层叠设置

操作的路径是，菜单进行设计，然后到板层叠管理器那里，接着点击添加层按钮，进而设为四层板。参数有，顶层信号，还有内电层GND，以及内电层PWR，另外是底层信号，每层的介质厚度是填0.2mm。这里给出两下实操方案的对比，手动布线适宜高频敏感信号，像是时钟线那种，自动布线适宜数字总线，比如地址线那样的。对于取舍的逻辑而言，小批量的那种原型板，必须要通过手动的方式，才能够保证其性能，而大批量并且简单的板，是可以借助自动使之缩短工时的。

【新手避坑】

出现报错“Layer stack violation”，其核心缘由在于层厚未填写或者填写为0。有一站式的解决办法：先进入层叠管理器，接着把每一层的Dielectric厚度修改成0.2mm，随后点击OK进行重新生成。

第三步 布线规则与DRC检查

操作的路径是，菜单进行设计，然后到规则选项，接着右键点击新建规则，参数做设置，线宽方面最小为5mil、最大到20mil、首选的是10mil。间距规则设定成6mil。当高频完整报错“Un-Routed Net Constraint”情况出现时，产生的原因源自于网络表没有被百分之百导入。全乎的解决流程是，回到原理图那儿，点击设计这个选项之后，选择导入更改，把全部变更勾选上，去执行更新操作，然后再跑DRC就可以让其消失了。

【新手避坑】

“DRC”出现报错显示为“Clearance violation”，其解决办法是，进入规则，接着进入“Electrical”，再进入“Clearance”，把最小值从默认的4mil更改成6mil，随后点击应用。要是依旧报错，那就检查是不是存在孤岛铜皮，运用菜单工具，选择取消布线，进行全部清除之后再重新尝试。

此方法不适用于那种线宽小于3mil的高密度HDI板，也不适用于柔性板，替代的方案是，对于HDI板要改用微孔加上任意层互连的设计规则，且柔性板得换成覆盖膜开窗以及动态铜箔专用工艺参数。你在实际布板的时候，最经常卡在其中哪一步呢？欢迎在评论区分享经验，点赞收藏别迷路。

亲测Cadence SPB 17.4，曾遇更新DRC后飞线未消之状况，新手依步骤逐次操作，便可轻易躲开此类常见问题。

设置差分对线宽线距

将Constraint Manager打开，依照顺序逐个点进Electrical，进而点进Differential Pair，把你所需要绑定的NET选中。在Primary Gap那里填入7，在Primary Width那里填入5，其单位是mil。这个7mil的间距是经我反反复复对板儿予以调整之后所推荐的最佳数值，它对于阻抗匹配以及板厂加工的良品率能够予以兼顾，倘若过于密集就容易出现串扰现象，要是过宽则会占据空间。

【新手需避坑】不少人设置完后发觉规则并未产生效用，报告错误称“差分对未达成匹配”。缘由在于网络名的后缀没有携带_P以及_N，Cadence无法识别。前往原理图当中将差分对命名修改成诸如USB_P以及USB_N这般，再次导入网表而后再进行一遍设置。

BGA自动扇出操作

点选Route菜单，往下拉动寻找到Create Fanout，在右侧面板挑选好打算扇出的的BGA器件，将Via at SMD pin勾选上，过孔选用8mil孔盘16mil的常用规格，扇出方向采用Diagonal，扇出长度默认设定为50mil即可，点击OK后软件会自动打出扇出过孔，几百个引脚一分钟就能完成。

对于新手而言，要避免落入陷阱，当进行扇出操作时，出现了卡住而无法动弹的状况，或者弹出标识“via clearance”的错误显示。这是因为在约束条件里，过孔到焊盘之间的间距被设置得过大了，需要前往Physical Constraint Set这个地方，将焊盘到过孔的Same Net Spacing修改为5mil，接着把允许via at smd pin打开。

动态铜皮铺铜及避让

铺铜呢，要先去画Shape，接着点击Shape，然后去找Global Dynamic Parameters。在参数里面，要把Smooth模式给打开，如此一来，动态铜就会自动去避让过孔以及走线。在这里呢，来对比一下静态铜：动态铜在改线的时候会自动进行重铺，它适合高速板反复地调线，不过运算速度比较慢；而静态铜是固定形状的，不会报错，它适合地平面或者低频板。要是追求效率那就选择动态，要是追求稳定就选择静态。

【新手需防】铺完铜后发觉有一堆孤岛铜皮没被删除，出现提示“out of date shapes”。前往Shape，接着选择Manual Void，再点击Delete Islands，通过框选整个板子的方式，一键将其彻底删干净。一旦出现“Database has errors”这个高频完整报错，那就直接运行DBDoctor：选择File，接着选择Database Repair，勾选Check shape以及Rebuild DRC，点击Check，等待进度条跑完，99%的铜皮错误便可修好。

有着这样一套方法，它专门针对Cadence 17.4以及17.4之下的版本，然而却不适用于17.4以上的新版自动推挤模式，毕竟新版界面发生了极大变化。倘若你所使用的是16.6版本，那么扇出与铺铜路径是整个儿完全一样，仅仅只是菜单位置存在些许不同，即便照抄也能够顺利跑通。你在实际进行扇出的时候，有没有碰到过过孔打不进去的这种情况呢？在评论区交流交流你所拥有的解法。

我亲自测试了VX.2.14，经历过差分对绕线怎么都对不齐的情况，对于新手而言，只要依照步骤一步步去操作，便能够轻易避开这类常见问题。

精准设置绕线模式与参数

采用这个值，可使拐角平滑度达最好状态，经实际测量，1.2相较于默认的1.0，竟然减少了2成的反射风险。随后在Amplitude填入数值4.5mm，Gap填入数值0.8mm，而此二者构成的正是高频信号的最佳避让间距。

【新手需防入坑】，好多人径直点击“Accordion”就绕线，然而最终总长度相差几十mil，报出“Length mismatch”错误经常是由于没有抢先进行Net Length Analysis，正确的做法是：在绕线之前先开启Analyze > Net Length，将最长的那一根锁定当作目标起见，其他的线依照它来绕。

两种拓扑结构选哪个

操作的路径是：Setup 大于 Constraint Manager 大于 Topology ，方案 A 是：Pin-to-Pin Daisy 也就是菊花链，适宜 DDR 数据组，主控到各个颗粒的距离是相等的 ，方案 B 为：Virtual Pin 即虚拟节点，适合时钟线，所有分支是从同一个点分叉的。场景选择情况如下：要是板子空间呈现紧凑状态，并且层数小于等于6，那么就要选择菊花链，因为这种情况下走线较为简单；要是信号速率大于等于800Mbps，而且你所拥有的层数在8层以上，那就必须采用虚拟节点，不然的话时序将会出现混乱。

【新手留意避免入坑】，选择了虚拟节点之后忘掉分配Star Center，这将会致使“Unrouted net”报错出现。【给出快速解决办法】：将鼠标指针移到网络组的位置并点击右键，随后选择Set Star Center，然后在板上挑选一个过孔或者焊盘用以作为中心点，如此一来软件便会自己自动分出分支长度。

高频差分对绕等长完整报错解决

需要报错的内容是，“Diff pair phase tolerance exceeded” ，其原因在于，差分对内P/N线的长度差，超过了5mil。提供一站式解决办法：首先，要在Constraint Manager里，将Phase Tolerance从默认的10mil，修改为3mil，这是最优推荐值，原因在于，在2到4mil这个范围内，眼图张开度是最大的，可要是超出5mil之后，抖动就会上升40%。之后切换回到印刷电路板，选定差分对，点击路线选项中的调相器，鼠标顺着较长的那一根线路滑动，软件会自动在最短的地方补上小的凸起，调整完毕后运行分析选项里的相位检查，绿色就表示通过。

针对新手的避坑提示，千万别手动去添加蛇形线，因为这样极易造成阻抗突变，在使用Phase Tuner的时候要留意，Step Size需设为0.1mm，要是太大就会导致过调，进而重新出现报错“Sliver”警告。

此方法不适用于那种刚柔结合起来的板子的折弯部分区域，原因在于柔性材料的介电常数出现变化将会致使长度计算结果失效。有便利的替代方式：在折弯区域之外再多留出5mil的余量，借助Gerber预览通过手动去核对每一层的长度。该方法存在一定局限性，不过对于常规的硬板而言是足够可以使用的了。你在进行绕线操作的时候，所碰到的最为让人头疼的状况，是长度无论如何都调整不到目标数值，还是差分对内部的相位怎么都无法对齐呢？在评论区展开探讨交流，顺便点个赞以便让更多兄弟能够看到。

实际由本人测试Altium Designer 23.8.1版本，遇到过DDR3数据线串扰致使系统随机死机这样的棘手问题，新手若依照步骤逐个进行操作，便能够轻易躲开这类常见情形。

1 层叠结构与参考平面设置

开启那个名为Layer Stack Manager的工具，点按“Insert Layer”这个选项去增添四层板，其中分别是Top Signal、GND、Power、Bottom Signal。将关键参数里边相邻信号层与参考平面之间的间距设定成0.15mm，原因在于这样一个间距能够使得回流路径得以缩短，进而把环路电感控制在2nH以下，经过实际测量能够减少60%的共模辐射。于Design Rules当中把Clearance规则设置为0.2mm。

对于新手而言要避开的坑当中，常出现的报错情况是出现DRC提示，提示内容为“Plane spacing violation”。造成这种情况的核心原因在于，你不存在给GND层分配网络的行为，或者是在电源层进行分割操作之后，该层与信号层产生了重叠的状况。能够迅速加以解决的办法是，表示先双击GND层，之后在所出现的“Net Name”当中选择GND，然后运用“Place”之后选择“Polygon Pour”来再次进行铺铜的操作。千万不要偷懒仅仅改动间距，务必要重新推行一次规则检查。

2 去耦电容摆放与取值

于原理图里，针对每一个IC电源引脚，并联0.1μF以及10μF电容，在进行PCB布局安排的时候，将0.1μF电容紧紧挨着引脚去放置，其距离要小于或等于2mm，电容的接地端必须要打两个0.3mm的过孔，针对路径的操作是，通过Tools->Via Stitching，在选中电容焊盘之后，点击“Add Stitching to Net-GND”。将呈现推荐值的二十二欧姆串联电阻放置于驱动端，其缘由在于，该电阻阻值恰好与典型的互补金属氧化物半导体输出阻抗相匹配，进而能够把过冲幅度自一点五伏特抑制降低至零点三伏特。

实际进行测试之际，发觉电源纹波竟然高达200mV，其缘由在于电容接地过孔仅仅打了一个，致使回路电感过大 ，若你开启示波器查看，那时噪声的频率恰好对应着电容自谐振点出现偏移 ，解决的办法如下：将原来的过孔删除掉 ，凭借Ctrl +Shift +空格切换走线模式 ，从电容地焊盘引出两路 ，接着分别打孔 ，随后再补上一个4.7μF钽电容并联在远端。

3 差分信号等长与间距控制

针对USB 2.0或者LVDS总线 ，首先施行点击操作 ，点击Place ，再点击Directives ，后点击Differential Pair标记该网络对。于PCB面板把“Differinal Pair Routing”打开 ，对线宽进行设置 ，设置为0.2mm ，对间距进行设定 ，设定为0.2mm，，对等长约束予以设置 ，设置成±0.5mm。在实际开展走线操作之际利用“Interactive Length Tuning”把蛇形线调出，，将目标长度公差锁定为0.3mm。这里给出两种实操方案对比：方案A（单点接地）适用于<1MHz低频，方案B（多点接地）才是高速电路的正解——超过10MHz时单点接地会形成天线，必须每厘米打一个接地过孔。

当以新手身份进行避坑操作时，会出现高频完整报错情况，具体为示波器所测得的时钟信号，每隔20纳秒就会出现一个尖锐的毛刺，且该尖锐毛刺的幅度高达1.2伏特。之所以会出现这种情况，原因在于你没有进行等长操作，差分对的两根线，其长度之间相差了2毫米，进而导致共模噪声转换为差模。拥有一体式解决流程：首先，将这对线选中，通过按下Ctrl + D来把原走线删除；接着，重新运用“Interactive Routing”进行走线操作，在拉动的同时查看左下角的长度指示器；然后，当差值超过0.3mm时，按下Shift + T插入蛇形绕线；最后，执行Tools -> Equalize Net Lengths。完成这套操作之后，眼图张开度能够从35%恢复至92%。

结尾做个提醒，以上提及的方法，并不适用于射频微波电路，也就是频率大于10GHz的那种电路，或者大功率开关电源，这是因为分布参数占据主导地位之后，很容易引发自激振荡。要是你碰到了这种状况，简易的替代方案是，改用共面波导结构，在信号线两侧距离0.5mm的地方，全都打满接地过孔，这些过孔的间距是1mm。你在实际测量当中，遇到过哪些诡异的干扰现象呢？欢迎在评论区贴出你的板子照片以及波形图，咱们一同进行排查。