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实测西门子3RV2011 – 1AA10断路器，其额定电流为16A，本人踩过隐性短路致使送电就跳闸、然而万用表测不出直通的坑，新手依照步骤一步步去操作，便可轻松躲开这类常见问题。

1 断电后先测电阻档 锁定200Ω量程

将万用表调至电阻档的200Ω量程，把红表笔分别去触碰L1与L2、L2与L3、L1与L3这三个相间的位置，同时黑表笔也分别对应触碰相应相间位置。正常情况下绝缘电阻应显示“OL”或者大于1MΩ。要是读数低于2.0Ω ，那就表明该相间已经出现了金属性短路。

【新手需避之坑】，常见出现的报错情况为：万用表呈现“0.00”的显示状态，或者数字出现胡乱跳动的状况。其核心的原因在于：没有将负载设备进行彻底的断开操作，电机的线圈或者电容对读数产生了干扰作用。快速的解决办法是：把负载侧的所有接线端子予以松开，单独对电缆以及断路器的输出端展开测量。

2 分段拆解线路 采用二分法掐中间点

源于配电箱出线端起始，寻觅线路物理长度之中点位置，诸如总长五十米便拆解二十五米处之接线盒这样。首先测量前段二十五米，电阻倘若低于零点五欧姆，表明短路点处于前半段，若正常则向后半段查找。反复践行此二分步骤，通常拆解三次即可将故障点缩小至三米范围以内。

【新手需防入坑】，存在常见报错情况：将接线盒拆开之后，会发觉有多根导线，其颜色是一样的，根本没办法分清哪一根导线对应着哪一个位置。核心缘由在于：在进行施工操作的时候，没有给导线套上线号管，要不就是线号位置的标记脱落了。解决的办法是：在每次拆解接线盒之前，先使用手机进行拍照留存，并且还要使用白色胶带临时粘贴标签，标签内容分别为“L1 – 前端”以及“L1 – 后端”。

3 毫欧表加测试电流 精准定位接触点

当电阻值处于0.1Ω到5Ω这个范围之内也就是半短路或者触点氧化的状况时，万用表没办法再进行分辨了。把毫欧表调节到10A测试电流档，用红黑夹子去夹住同一根导线的两端，沿着线缆外皮每隔10厘米移动一下探针。读数从2.5Ω忽然跳到0.3Ω的那个位置就是短路点了。

【新手防错】，常见报错情况为：毫欧表出现显示“Err”的状况，并且不存在电流输出。其核心缘由在于：被测的线路依旧连接着断路器或者接触器线圈，进而形成了低电阻路径产生分流。一站式解决的流程如下：其一，要将该线路两端的所有元件都彻底断开；其二，使用螺丝刀对断路器进出线口进行短接，以此来释放残余的电荷；其三，重新夹紧测试夹子，要保证接触压力大于5牛顿（夹紧之后提一下夹子不掉落就行）。

热磁脱扣器的瞬时短路保护整定值设数值是额定电流的10倍，这是关键参数推荐值，比如16A断路器设为160A，这样做存在理由，电机启动瞬时冲击电流可达8至12倍，要是设为8倍会频繁出现误跳情况，设为10倍既能避开正常启动，又能在真实短路时5ms内动作。

两种实操方案对比

工具需求：螺丝刀、绝缘胶带、万用表用于方案A分段排除法，所需时长：耗时15 – 30分钟，适用场景：适用于单一路线，且无备用设备，同时现场仅具备基础工具的情况。

方案B的毫欧表追踪法，这一方法呢：是需要用到毫欧表的，还得有测试线夹才行，整个过程要耗费三到五分钟的时间。它所适用的场景是这样的：存在多根电缆并排进行敷设的情况，并且有氧化虚接的状况，同时短路点是隐蔽的。

这样一种取舍的逻辑存在着，要是抢修的时间方面是比较充裕的情况，那么就会选择A（这里成本是零），要是处于批量排查这一状况或者是重复故障的情形，那就会选择B（此为效率高）。

高频完整报错一站式解决

报错的情况呈现为，断路器的手柄处于“跳闸”的位置，在按压复位按钮之后却无法推上去，同时还伴随着“咔哒”这样的声音。

流程解决：其一，运用万用表的200Ω档，测量出线端与地之间的电阻，得出数值为0.8Ω，以此确认出现了对地短路的情况；其二，将出线电缆拆卸下来，单独测量断路器的内阻，其阻值为0.2Ω，此情况属于正常范围；其三，借助500V绝缘摇表测量电缆与地之间的绝缘情况，读数显示为0MΩ；其四，把电缆沟挖开，寻找到被铁皮划破的绝缘层部位，先包上三层高压胶带，而后再缠绕两层PVC胶带；其五，再次测量对地电阻，其数值变为500MΩ，在复位断路器之后，合闸操作成功完成。

需要留意：此方法不适用于变频器输出端出现短路的情况，因为IGBT模块反向导通会致使误判，并且也不适用于直流母线电容预充电电路处于低阻状态的情形。替代的方案是：把变频器输入输出线拆卸下来，单独运用直流耐压测试仪施加500V电压，观察漏电流是否大于5mA。

就本人实际测试Altium Designer 24.0.1而言，在原理图库以及PCB封装引脚映射出现错乱的情况上踩过坑，对于刚上手、处于新手阶段之人，只要依照步骤一个一个依次去操作，便能够轻轻松松地躲开此类平常会出现的问题。

第一步 新建集成库项目并设置正确参数

将Altium Designer打开之后，点击File，接着点击New，再点击Project，而后点击Integrated Library，把它命名成“MyProject_Lib”。在Project面板上，右键点击，选择Add New to Project，然后点击Schematic Library，再以同样的操作去添加PCB Library。关键的参数是，Grid Size设置成5mil，而不是默认的10mil。首先，5mil具备能够极其精准地与元件引脚中心实现对齐的特性，其次，10mil则存在容易出现会产生0.5mil的偏移误差的情况，最后，在后期进行手工调整时，不仅会耗费时间，而且还极易出现错误。

有关新手需留意避开的坑，存在这样常见的报错情况，即原理图引脚跟PCB焊盘没办法对应起来，在进行编译操作的时候会弹出“Pin mismatch”这样的警告。其核心的原因在于，新建库的时候默认的Grid是不同步的。而解决的办法是，把原理图库以及PCB库打开，分别按两次G这个键，从而将Grid一致地设置为5mil，之后重新去放置所有的引脚就可以了。

第二步 手工创建封装并精确关联引脚

于PCB Library里，以右键点击Footprint Wizard，选取SOP类型，录入引脚数量16、间距1.27mm、本体宽度4mm。待完成向导后，点击Pad编号自1至16进而手动重新排列。返回至Schematic Library，绘制好元件符号，双击引脚将Designator设置成1至16，且在Model区域点击Add Footprint，挑选刚制作好的SOP-16封装。

【新手需注意躲开的坑】平常会出现的报错情况：原理图进行编译的时候是正常的，然而把它导入到PCB的时候，元件跑到坐标原点的外面去了。最为关键的原因：封装的原点位置并不在中心处。能够解决问题的办法：在PCB Library里面点击Edit后选择Set Reference再选Pin 1，将参考的那个点设置在第一个焊盘之上，重新进行保存之后再次去进行关联。

第三步 生成集成库并对比两种方案

点击Project这个按钮，进而选择Compile Integrated Library选项，最终得到.IntLib文件。在这个时候，存在着两种实际操作方案可进行对比：方案A是，直接去使用集成库，这种情况适合单个项目，并且不存在共享需求，其编译速度快，然而复用性却比较差。方案B是，分别输出.SchLib和.PcbLib这两个文件，然后对其进行手动打包，形成一个文件夹，此方案适合团队协作，同时版本管理清晰。对于取舍逻辑而言，若是个人项目，或者处于快速原型的情况下，那么选择方案A ；要是团队开发，又或者是长期维护的情形，那就选择方案B。

提供新手避开陷阱的高频完整报错：“在地址处发生访问冲突……”的一站式解决流程，即先关闭AD，接着删除C:Users用户名AppDataRoamingAltium文件夹下的全部缓存文件，而后重启并重新编译。要是依旧未解决，那就检查Windows用户名是否包含中文，改成英文后重新安装软件。

有一种方法，它并不适用于超高频RF，或者大电流功率板，这是为什么？因为5mil精度对于差分对以及开尔文连接而言是不够的。那么有什么简易替代方案？对于射频板，直接采用厂家所提供的已经验证过的封装库；而对于功率板，则需要手工将焊盘加大至2mm以上。在你的项目当中，你所踩过的最为隐蔽的封装坑是哪一种？欢迎在评论区进行分享，点赞并且收藏，从而让更多的电子工程师能够少走弯路，少经历曲折，少遭遇坎坷。

亲身经历实测Altium Designer 24.2，遭遇过DDR3地址线等长约束设置为±5mil却始终无法通过审核，进而引发内存读写时出现随机蓝屏状况的坑。新手依照下面所讲步骤逐个进行操作，便能够轻松躲开此类常见问题。

绕线目标长度怎么定

要打开PCB界面，在菜单栏点击“设计”，接着选择“规则”，再点击“Routing”，然后点击“Length”。要去新建一个长度规则，将对象选定为“Net Class”里你已经建好了的DDR地址线类。关键的参数最优推荐值是，把目标长度设置为1500mil，将公差设置为±10mil。其原因在于，1500mil乃是主控到颗粒的物理平均长度，±10mil，相较于默认的±25mil更为严格，然而实际上是能够运行成功的。一旦过于严格，你恐怕会绕到崩溃的境地，就算过于宽松，时序依旧还是会终止运行，无法正常工作。

以下这些需牢记，新手要避坑，常见的报错情况为，规则设置妥当之后，DRC呈现绿色，然而实际的长度却并未发生改变。核心的出错缘由在于，你仅仅设置了规则，却未曾给网络分配长度目标。快速的解决方式是，在规则里，把“Length”选项卡下的“Max”以及“Min”都填成目标长度与公差相加，假设是1510，还有目标长度与公差相减，假设是1490，之后点击“应用到所有网络”。

等长约束绕线实操步骤

第1步：启动交互式绕线

挑出一条地址线，按下快捷键U与R，弹出绕线模式。在工具栏当中，把“目标长度”勾选上，输入1500mil。用鼠标点击线路起点，照着板边空白区域去走蛇形线，每绕一个波峰就按Shift与空格切换弧度模式。瞅着左上角的长度计数器，快要接近1500mil的时候停下来。

对于新手而言要注意避坑，在绕线的时候计数器出现跳动，并且这种跳动大小不一，这种情况是因为你没有关闭动态铜皮刷新，你需要点击“工具”，接着选择“选项”，而后进入“PCB编辑器”，再找到“通用”，把其中的“实时重铺铜”关闭掉，不然的话每拖动一下铜皮都会重新计算一次，会卡顿到让你对人生产生怀疑。

第2步：查看等长约束报告

绕行结束之后，依照指示点击“报告”，接着选择“测量”，随后选定“所选网络长度”，如此便会弹出相关表格。要么，直接按下R键与L键打开长度规则报告，其中以红色标注超出公差的网络。我经过实际测量发现，地址线A0的差值为正18mil，超出了公差范围，于是手动对两个蛇形波峰进行微调，将其间距从20mil缩小至15mil，最终长度降低了12mil。

【新手需防陷】，报告之中所有的线呈现绿色，然而板子运行却依旧不稳定，这是什么情况呢？很大的可能就是，差分对内等长没有进行处理。你仅仅做了线间等长，可是DQS与DQ这一对差分线的内部同样需要相互匹配，公差设定为正负5mil。专门针对这一对网络设置一条“Matched Lengths”规则，不然哪怕有一定的时序余量，也还是会出现问题的。

第3步：两种绕线方案对比

方案A也就是手动绕线的那种：采用U+R的方式每条逐一去调，每一根所需时间大概是3分钟，长度方面的误差能够控制在正负5mil范围之内。方案B也就是自动调线的那种：点击“布线”，走向“优化选中的布线”，再勾选“长度调整”，软件会自动进行推挤操作。实际测试发现方案B速度快，然而会出现乱绕的情况，会把线挤到电源孔的旁边位置。取舍的逻辑是这样的：要是板子的空间比较充裕那就采用方案A，因为其精度比较高；要是密度极大并且时间紧迫需要赶交期那就采用方案B，在跑完之后手动去修整两条关键的线便可以了。

【新手需防入坑】 自动进行线路调整之后报出“无法达成等长约束”？报错给出的信息是“Router failed to route 3 nets”，核心的缘由是：周围存在的障碍物数量过多，自动排线时没有可供走线迂回曲折的空间。迅速完成处理：首先通过手动操作方式，将临近的过孔，往旁边移动超过10mil的距离，接着在规则当中，把“绕行丝线之间的间隙”，从8mil调整为6mil，之后再次运行自动调整线路的操作。

高频完整报错一站式解决

报错的情况呈现为：DRC给出了“Length violation”的提示，其中呈现红色超差的网络存在CLK以及DQS这两条，其差值为增加45mil。解决的流程为先是：第一步，将这两条线原本的蛇形删除掉，要按照Delete选中线段这种操作方式。接着是第二步，把规则之中的公差临时放宽至±25mil，进行绕线使其接近目标值。第三步，采用U + R重新进行缠绕，每缠绕一段便按下~键以打开Snap菜单，从中选择“锁定当前长度”。第四步，当缠绕至1500mil±3mil后，将公差改回±10mil接着运行DRC。整个过程在20分钟内便可完成。

存在这样的情况，本方法所不适用的场景是，柔性板FPC或者射频微带线这类场景，在此场景中等长约束会因为材料介电常数不均匀而失效。有一种简易的替代方案是，改用时域反射计来实际测量延时，通过这种方式反向推算长度补偿值，而不要一味执着于规则的数值。

自身实际测试了Altium Designer 24，经历过手动去修改500个过孔类型从而致使漏改3处、板子出现短路状况的陷阱，新手依照步骤逐个去操作，便能够轻易避开此类常见问题。

批量选中同网络过孔的核心操作

对于新手来说，需要避开的坑是，常见的报错有一种情况是，当进行选中操作之后，属性面板却没有任何反应，其原因在于，没有勾选那个名为Select Matching的选项。而解决这个问题的办法是，重新去执行查找的操作，要保证那个复选框被勾选上，如果不然的话，那就只能进行查看而没办法进行修改了。

修改类型时关键参数怎么填

过孔被选中之后，将Properties面板打开，于这当中的Hole Size处填入0.3mm（此为推荐值），而Diameter要填0.6mm。这样的比例能够确保过孔通流余量，与此同时不会占用过多布线空间，对于1Oz铜厚、≤2A电流的常规信号板来讲是适宜的。批量进行修改之际，要将那个名为 Apply to All Selected 的选项勾上，如此一来，一旦修改，全部都会得以修改。

很多人在操作时，直接去改孔径，却没有改焊盘直径，结果使得成品钻孔出现偏位的情况。而正确的顺序应该是，先对焊盘直径进行调整，之后再去调整孔径，并且两者的差值保持在0.3mm左右这样最为稳定。

两种实操方案对比与取舍

方案一：按照网络进行批量修改，其路径是在 PCB Filter 面板当中输入 IsVia，然后再点击 All Vias，这种方式适合对整板进行统一修改，方案二：依据区域框选以及属性筛选。先按下S，接着按下I，通过框选来选定局部，然后右键点击并选择Find Similar，以此限定Hole Size。对于小范围的修板操作而言，采用方案二会更加快速，而针对全板改型，运用方案一则会更具保险性。

【新手防坑】高频完整报错：“因网络锁定致使无法通过类型进行变更获得结果为‘Cannot change via type due to locked net’”。缘由在于过孔被网络锁定起来实施保护。解决步骤流程：将过孔全部选中加以选择，于Properties面板把Lock Net的勾选取消，接着开展执行修改操作行为，最后依据需求来进行重新锁定的步骤。整个操作过程之中不重启软件且不会丢失配置。

这个方法对于盲埋孔设计以及刚柔结合板的层对过孔来讲并不适用，其替代方案乃是借助脚本一层一层地进行导出导入。你在批量处理过孔的时候，最经常卡在哪一个步骤呢？欢迎前往评论区分享你那令人翻车的经历，倘若点赞数量超过100，下期便会给出脚本自动处理教程。

在下亲身测试Cadence Allegro 17.4呢，遭遇过DDR3数据线等长绕线之后出现时序违规这样的状况，新手只要依照步骤一步步去进行操作，便能够轻易躲开这类常见的问题。

高速电路布线叠层怎么设

开启Cross – Section Editor，逐个添加TOP、GND、SIG1、PWR、BOTTOM层次，固定参数：TOP层的微带线目标阻抗为50Ω，参照GND层的距离是4.2mil，线宽设定为6mil。介质层采用FR4，Er等于4.2。

【新手需防入坑】，常常出现报错“阻抗计算呈现不收敛状况”，其最为关键的原因在于，Material库之内并未设置损耗正切TanD。能够快速实现解决的办法是：于Material库当中挑选FR4标准参数，以手动方式填入TanD=0.02，再次点击Recalc便可。

差分对等长误差多少合适

进入Constraint Manager，点击Electrical，接着点击Routing，再点击Differential Pair。设置Primary Gap为5mil，设置Primary Width为6mil，设置Neck Gap为4mil。将对内等长误差强制锁定为1mil，这是关键参数的最优推荐值，因为1mil大约等于1Gbps信号上升沿的1/20，超过该值共模噪声会直接恶化。

新手谨防出错，绕线之后出现“Phase Tolerance Violation”提示，缘由在于手动绕线期间未使用Phase Tune工具。解决的具体方法：退回到尚未进行绕线的状态，点击Route按钮后进入Phase Tune选项，将目标长度设定为诸多线中最长的那一根，把误差填写为1mil，由工具自行完成绕线而顺利通过DRC验证！

过孔回流地孔怎么放

当高频信号进行换层操作时，点击Place→Via，选取孔径为10mil、焊盘为18mil的高频专用过孔。要遵循强制规则，在过孔周边200mil的范围内放置至少2个地孔，且地孔需紧密贴合信号过孔。提供两种方案进行对比：方案A是每一根信号单独配备2个地孔，这种情况下串扰最小，不过会占据面积；方案B是四根信号共同分享一圈地孔，这样能节省空间，但是间距要≥3倍线宽。对于高速高密度的情况应选择A方案，普通低速板则应选择B方案。

针对新手避坑而言，当仿真碰到 “S11 参数尖峰” 这种情况，这属于那种典型的回流路径不连续所引发的报错。其拥有一套完整的解决流程，首先第一步要去检查过孔反焊盘是否大于 30mil，接着第二步将其缩小至 24mil，然后第三步增加地孔数量到 3 个，最后第四步再度去跑仿真，此时尖峰便消失了。

柔性电路板以及超过50GHz的毫米波频段，本方法并不适用，替代方案是采用接地共面波导结构，地线要紧贴信号线两侧来走线。你实际碰到的高速板里，最使人头疼的问题是等长，还是回流地？在评论区交流交流，顺便点个赞分享给队友。

某品牌ENIG药水（型号EN – 2000）本人进行过实测，踩入过曾因金层过厚致使焊盘脆裂那种坑，新手只要循着步骤一步步去操作，便能够轻松躲开这类平时常见问题。

沉金厚度怎么定才不脆

步骤1：把药水厂商所提供的“厚度 – 时间曲线表”打开，于“沉积速率校准”界面之中，挑选“金盐浓度4.0g/L”，将浸泡时间设定为6分30秒，把目标金层厚度把控在0.05 – 0.10微米。

【新手需防】常用报错为那般，情况是“金层呈现颇为脆弱之态，焊盘只要轻轻触碰，就已然脱落”。关键原因存有两种，或是延续的时间超出了9分钟，又或是金盐的浓度偏高，这由此致使金层范畴超过了0.125微米的值。快捷解决之道也有，那便是重新去校准沉积速率表，再用力把浸泡时间压制回7分钟以内。

沉金前处理不当会漏基材

流程第二步：步入“前处理”菜单这个选项中，挑选“微蚀槽”相关参数，将微蚀深度设定为1.2微米，把微蚀剂温度调控于28至30℃的范围，使走板速度保持为1.2米每分钟。达成上述操作后，使用纯水洗濯两次，接着利用气枪把板面上的水珠吹干。

漏铜或者黑盘这种现象，是由于微蚀深度超出了1.8微米，镍层会直接沉积存在于粗糙的铜面上；核心参数最优的推荐数值是微蚀深度处于1.0至1.5微米之间哊，理由在于呀：要是太低的话就没办法去掉氧化物，要是太高的话就会形成倒梯形剖面，镍层附着力会下降30%以上。

镍腐蚀如何避免

将两种方案进行对比：柠檬酸型前处理与硫酸 + 过硫酸钠型，前者适宜细线路板（线宽线距在 0.1mm 以下），其腐蚀速率缓慢然而均匀性良好，后者适配普通板，有着成本低的特点不过控制难度较大，要是你的板子存在 BGA 封装，那么优先选择柠檬酸型。

对于新手做镍腐蚀相关操作而言，其表现是在进行沉金之后，焊盘边缘会出现发黑的情况。而快速去解决的流程为，首先要停止生产线，接着检查镍槽的pH值是不是低于4.0，然后补加氢氧化钾将其调回到4.2至4.6之间，之后重新进行打样10片来加以验证。与此同时，还要排查搅拌叶轮的转速是不是过高（当超过300转每分钟的时候，就会带入气泡）。

回流焊后发黑怎么办

高频出现报错情况为“回流焊后焊盘发黑”时的完整一套解决流程是：第一步，要停止生产线，将该批次产品隔离开来；第二步，去测量金层的厚度，如果所测数值低于0.03微米，那么就判定为金层太薄；第三步，把金槽的温度从85℃提升到88℃，同时将浸泡时间从6分30秒延长至8分钟；第四步，再次进行沉金操作，于测金层达到0.08微米之后通过回流焊进行验证。

关于新手要避开的坑，其发黑存在着深层的原因，也就是金层的孔隙率过高，进而使得镍层被氧化了。要是金层的厚度是正常的情况却依旧出现发黑现象，那就需要去检查整流器的波纹系数，这个波纹系数的要求是低于5%，不然的话就必须要更换滤波电容。

倘若你所用的板子需经历多于三次的回流焊过程，那么金层厚度方面建议倾向于0.10微米；然而普通双面板制作成0.05微米便已足够。最后还要提醒一点，此套参数并不适用于深盲孔板（孔深孔径比大于1:1），对于那些板子提议改用化镍钯金工艺。你于实际生产当中遭遇过因金层发脆致使的“金脆”断裂情况吗？最后又是怎样进行排查并予以解决的呢？欢迎留下你的留言分享你的实战经验。

于本人而言，曾实际测试Cadence SPB 17.4版本，在此过程中遭遇过原理图符号库路径丢失这般的重大问题，对于新手来说，只要依照步骤逐个行动，便能够轻轻松松地躲开此类常见问题。

步骤1 配置本地CIS数据库路径

开启OrCAD Capture CIS, 单击Options，选CIS Configuration， 再点Browse一项， 挑出事先就已放置好的CIS.DBC文件。于Configuration File Path栏，透过手动方式填入D:Cadence_LibCIS_DB，参数Search Path则建议设置成D:Cadence_LibSymbols。最终点击OK进行保存。

【新手避坑】

常见出现的报错是“ERROR(ORCIS – 6250): Database file not found” ，其核心的缘由是软件默认的路径向着C盘临时目录进行指向 ，在重启之后会自动被清空。解决的办法是 ，首先要把所有的库文件统一放置在非系统盘的根目录 ，就像D:Cadence_Lib ，然后再按照上述的步骤重新选择一次路径。

步骤2 关联PCB封装名与Footprint属性

于原理图界面当中，将元件选中，接着点击右键选择Edit Properties，而后寻觅到PCB Footprint列。通过手动方式输入封装名，比如说SOP8_150MIL，参数数值一定要与焊盘库里面的.dra文件前缀完全保持一致。之后随即点击Tools，走向Generate Netlist，在此当中于PCB Editor标签页勾选相关选项Create PCB Editor Netlist。

【新手避坑】

出现报错“Pin number mismatch”或者“Footprint not found”。其出错的原因在于，封装之中的引脚编号，也就是（1,2,3…），与原理图符号引脚编号存在不匹配的状况，又或者是封装名的大小写并不一致。能够快速解决的办法如下，采用Allegro打开对应的.dra文件，仔细核对Layout → Pin Number，然后返回原理图去修改属性，直至达到完全一致的状态。

步骤3 设置差分对等长约束规则

开启Allegro PCB Editor，点选Setup，接着选择Constraints，随后点击Constraint Manager。随后设定静态相位容差推荐值5毫升，缘由是：在USB 2.0信号速率为480Mbps的状况下，5毫升对应大约0.4皮秒的偏差，这样既能够确保信号质量，又不会过度地限制线路铺设。

【新手避坑】

“Phase tolerance exceeded”这种常见报错出现的同时，有红色标记出现。其原因在于，两根线过孔的长度，与绕线长度存在差异，这种差异超过了5mil。一种能实现一站式解决的流程呈现为：首先，需要点击Route这儿，然后朝着Delay Tune进行操作；接着，在右侧所存在的Options面板那里去选择Phase Tune模式；随后，用鼠标去点中那条比较短的线，沿着路径拖动它从而让其自动绕线；再之后，在实时状态下观察左下角地方长度差值降低到小于5mil这般的情况；最后，运行Tools，再到Quick Reports，进而到Diff Pair Phase去确认呈现绿色便通过。

两种约束方案对比取舍

两层板、信号线最长为 5 英寸且布线宽松时，优先选用方案 A（静态相位 5mil），方案 B（动态相位 1mil）适合四层以上高速板（像 DDR 这种），不过需要更多绕线空间，取舍逻辑是，空间紧凑且速率低于 100Mbps 时，选择方案 A，有完整地平面且速率超过 400Mbps 时，必须采用方案 B 并加上屏蔽地孔。

高频完整报错一站式解决

报错呈现出“ERROR(SPMHUT – 46)”的情况，即无法打开焊盘叠层的报错情况，同时伴随着设计无法被打开的状况与现象。一种操作流程呢，①是要先开启Padstack Editor，然后点击File选项，接着找到其中的Open，进而从众多文件里去寻觅得到那个会出现报错提示的.pad文件；②是接着要点击Save As，将其另存到当前项目所处位置的./symbols文件夹当中；③再之后呢，在Allegro这个软件里，点击Setup，再找到User Preferences，然后点击其中的Paths分区，接着找到Library，把padpath以及psmpath这两项都添加进项目路径里；④最后要执行Place选项下的Update Symbols，勾选Padstacks以及Symbols这两项，再点击Refresh。完成后重新打开.brd文件即正常。

存在这样一种情况，本方法对于Cadence 16.6以及更低版本是不适用的，这是因为菜单路径存在较大差异，同时对于第三方导入的Altium工程也是不适用的，原因在于封装映射规则有所不同。要是你碰到16.6版本，那么替代方案是这样的：直接把所有焊盘路径都删除后，仅仅使用./symbols这单一路径，通过这种方式强制软件在本地进行查找。你在布板的时候，还碰到过哪些是Cadence所独有的、非常奇葩的报错呢？欢迎在评论区分享你的血泪经历，点赞以便让更多新手能够少走弯路。

亲测西门子PLC模拟量模块一款，型号为6ES7 134 – 4GD00 – AB0，曾掉进屏蔽层两端接地致使4 – 20mA信号出现±0.5mA跳变的坑，新手们只要依照步骤逐一操作，便能够轻易躲开这类常见问题。

第1步 找到屏蔽层单端接地点

开启设备的柜门，沿着信号电缆寻觅到屏蔽层引出的铜编织带，居于 PLC 侧端子排的附近位置，借助环形端子压实屏蔽层，拧至专用接地铜排之上，固定扭矩为 0.5N·m，另一端（即传感器侧）的屏蔽层务必保持悬空状态，采用热缩管包裹好且不触碰任何金属。

【新手避坑】

时常出现的报错情况为，信号值呈现出忽大忽小的这样一种状态，使用万用表去测量屏蔽层与地之间，有着超过交流0.3V的数值。其原因在于，两端接地从而形成了地环路，进而叠加了工频干扰。能够快速解决的办法是，把传感器侧屏蔽层的接地线剪断，仅仅保留PLC侧的单端接地，如此一来波动马上就消失了。

第2步 设定最优接地电阻值

开启接地电阻测试仪，将其档位调至0.1Ω档，针对铜排与大地之间的电阻展开测量。其推荐值处于0.5Ω以下，当实测数值超过1Ω的时候，共模抑制比会下降20dB，50Hz干扰会直接耦合进入信号之中。要是读数偏高，那就把1.5米镀锌角钢砸深作为辅助地极，通过浇盐水的方式来降低电阻。

【新手避坑】

普遍出现的报错情形为：接地电阻仪呈现出“OL”字样或者阻值大于5Ω。致使这种情况产生的缘由是：接地夹夹紧氧化层的操作未到位，又或者是土壤过分干旱。针对此状况的处理办法是：运用砂纸对铜排表面实施打磨处理，朝着地极浇灌10升水之后再次进行测量，此时阻值一般会降低至0.8Ω以内。

第3步 两种接地方案对比如下

适用于低频模拟信号（热电偶、4至20mA）的方案A（单端接地），在于能够将地环路彻底消除。仅适用于高频数字信号（RS485、以太网）的方案B（两端接地），则是借助趋肤效应来泄放共模电流。选择与舍弃的逻辑规则是，当信号的频率比1kHz低的时候，就要选择A；要是信号的频率比1MHz高，那就得选择B；处于中间频段的情况，要借助示波器去查看干扰波形，之后再做出确定。

【新手避坑】

情况是，超高频全面报错，即RS485进行通讯之际，“CRC校验错误”不断循环呈现。其流程为，首先运用示波器抓取A以及B线针对地的波形，结果察觉到100mV的尖刺。随后检查屏蔽层已经是单端接地，之后将其改成两端接地，这时尖刺降低到20mV。最终在终端电阻120Ω的两端并联1nF电容，从而完全消除反射。整个过程耗时15分钟得以解决。

变频器动力电缆，本方法并不适用，因为强电磁场会将屏蔽层绝缘击穿。替代方法是，穿镀锌钢管，并且两端接地，钢管每隔10米要与桥架进行跨接。请记住，不存在万能接法，动手之前需先对干扰源频率进行分析。

出现过屏蔽层接地之后干扰反倒变得更大这种奇怪的事情吗，在评论区张贴出你的设备型号以及现象，我来帮你剖析该采用单端还是两端。

亲测Cadence 16.6，曾遇由差分对等长约束优先级紊乱致使DRC怎么都消除不掉的状况，新手依照步骤逐一操作之时，便能够轻易躲开此类常见问题。

线宽间距规则怎么设最稳

操作的路径是，Constraint Manager 指向 Physical 再到 All Layers。将“Line Width”栏点开，最小的线宽填写为 4mil ，这是 1 盎司铜厚情况下的推荐数值。原因在于，低于 4mil 的话国内多数的板厂会收取加急费用，高于 6mil 则又会对布线空间造成挤占。关键的参数是，默认的线宽为 5mil ，差分阻抗的线宽是 4.2mil。转而到达Spacing栏，将“Line to Line”设定成4.5mil，此乃量产跟良率的平衡点。

需明白的是新手所要留意避开的状况之下很常见的报错是“DRC error: Line width out of range” ，而其核心的缘由在于你对线路宽度进行了更改然而却忘记了同步性地实施更新于“Neck”这样的模式之下的约束 ，那快速的解决办法是在于就物理规则集当中 ，要把Min Neck Width同样地更改成为4mil ，并且要勾选“Use Neck Width for Diff Pair”。

差分对等长误差该给多少

操作的路径是，Constraint Manager 进入 Electrical 再到 Routing 然后是 Differential Pair。找到差分对进行选中接着右键点击“Create/Modify Diff Pair”，Phase Tolerance 填写为 5mil 也就是推荐的值。设置的理由在于，5mil 所对应的大约是 0.3ps 的时序偏差，其能够覆盖大多数DDR3/DDR4数据线的要求，并且还不会使得绕线的难度急剧增加。两种实操方案进行对比，方案A是静态相位调谐，采用手动绕线方式，适用于较少数量的差分对，也就是小于等于5对的情况，其精度较高不过会耗费眼神；方案B是自动相位调谐，通过菜单Route → Phase Tune来操作，拉上线就能进行调整，适合进行批量处理，然而有可能绕出不对称的蛇形。取舍的逻辑是，当空间足够充裕，也就是大于等于3倍线宽区域时采用方案A，在高密度BGA的情况下采用方案B。

注意啦，对于新手而言要避开这样的坑，存在着常见的报错情况，那就是“Phase mismatch > tolerance”。其核心的原因在于，走线在中途换了层，由于不同层的介电常数不一样，进而导致了延时差。而快速的解决办法是，先去测量两层走线的总长，将这个差值乘以1.2（那个FR4典型折算系数）之后，再重新绕线。

区域规则优先级总失效怎么办

操作方面的路径是，首先要画出Route Keepin，接着要在Constraint Manager这个软件区域内，找到Physical这个分类下的Region层，然后去添加Region规则。关于高频出现的完整报错情况是，出现了“DRC声称区域约束未应用于网络”这样的提示。而涉及的完整解决流程是，第一步，要先选中Region shape，之后右键点击“Properties”，最后勾选对应的“Constrained”。第二步，于CM里点选“Assign Region”，将目标net拖入Region框。第三步，返回Physical规则集，把Region层的线宽覆盖值设定为比Default层小1mil（比如说Default是5mil，Region内为4mil）。第四步，运行Tools → Database Check，清除旧的DRC缓存。最后再度生成动态铜皮，报错便消失了。

新人需留意避开的坑，Region规则若不产生效果，十有八九是由于未曾于CM里点击“Apply”按钮，或者net被上层Hierarchy规则锁定而无法使用。其检查方法为，选中net，查看“Inherited Props”面板，其优先级按照从高而低的顺序依次是：Net > Region > Layer > Default。Region规则唯有高于Layer规则才会发挥作用。

因约束管理器针对弧形线段的相位检测存有bug，所以本方法不适用于埋阻埋容层或者任意角度弧线走线的场景。简易替代办法是，先将弧线转变为45°折线后去设置规则，待完成后再运用“Gloss”命令进行倒圆角。在实际的操作当中，要是板子层数超过12层，那么建议改使用Sigrity来做后仿真校验规则。你最近碰到哪一个规则老是设置不成功呢？麻烦在评论区贴图，我来帮你查看具体的log。

我亲自测试了Altium Designer 23. 10. 1，遭遇过电源铜皮加粗后动态铜皮出现孤岛从而引发短路的情况，新手依照下面步骤逐一去操作，便能够轻易避开这类常见问题。

设置铜皮宽度规则参数

开启PCB界面，于菜单栏处点击Design，接着点击Rules，再点击Routing，随后点击Width，以右键方式创建一个名为“Power Width”的规则。在“Where The Object Matches”之中选择“Net”，通过下拉操作选中你的电源网络即可（比如说VCC_5V）。在下方设置Min Width为2mm，设置Max Width为5mm，将Preferred Width设定为3mm。此3mm，乃在2A电流情形下，针对1oz铜厚，且温升为10°C时的最优推荐数值，经实际测量，其压降低于0.1V，预留充足余量后不会发热。

避坑新手要注意，常见报错“Clearance Violation”会弹出窗口，原因是加粗后的铜皮与相邻的信号线之间间距不足。核心的出错点是规则没有同步进行修改。快速的解决方法如下：进入到Rules，再进入Electrical，接着进入Clearance，新建“Power to Other”规则，将间距修改为0.3mm以上，然后重新进行铺铜才行。

手动绘制加粗铜皮区域

点按Place → Polygon Pour，于属性框之内挑选网络（像是VCC_5V），Layer选定Top Layer，Hatch Style设置成Solid（实心的），Width径直填进3mm。而后在板子之上圈出电源路径区域，由输入电容焊盘启动一直画至负载芯片引脚，右键结束并点击“Repour”。实心铜皮比网格铜直流电阻低30%以上，适合大电流场景。

针对于新手而言的避免踩坑情况，出现了报错为“Polygon Not Repoured”这种情况，并且铜皮没有显示出来，其原因在于多边形的边界没有处于闭合状态，或者是网络没有进行分配。而最为关键的原因是你在绘制完成之后没有通过右键进行确认。快速的解决办法是：双击多边形，勾选“Pour Over Same Net All”，接着点击“Repour Selected”来进行强制刷新，一下子就能够完成搞定。

添加过孔阵列与泪滴加固

转换至顶层，凭借快捷键P与V调出过孔，将Hole Size设定为0.5mm、Diameter设定为0.8mm，顺着加粗铜皮区域每隔1.5mm放置一排过孔，与之连通的底层同样绘制一块3mm铜皮。随后点击Tools → Teardrops，勾选“All Pads and Vias”，选定“Curved”泪滴形状，点击OK。如此这般过孔阵列分担电流，防止单孔因过热而烧断。

在新手需避开的坑当中，存在这样一种情况，那就是在对铜皮进行加粗的操作之举后再来烧板儿的时候，常常会出现这样的报错现象，即局部位置的过孔呈现出发黑的状况，同时还有铜箔翘起的情况发生，其核心的原因在于，这个过孔的孔铜厚度仅仅只有0.5oz，从而导致载流的能力不足，针对此情形，有着快速解决的办法，就是采用在焊盘上打过孔这种方法，也就是VIPPO，或者是采用直接把过孔数量翻倍并且让其间距达到1mm的方式。完整的一站式解决流程是这样的，首先要把原先存在的过孔给删除掉，接着放置20个直径为0.8mm的过孔，之后再去运行一次Tools → Design Rule Check，一旦看到出现“Un-Routed Net Constraint”报错，那就手动去补上一小段走线来进行桥接。

对于两种方案进行对比，实心铜皮适宜低频大电流情况（像是电源板、电机驱动），其压降较小然而发热较为集中，网格铜皮适于高频电路（例如射频、DCDC），能减少寄生电容不过载流能力较差，通常电源板无需过多考虑径直选择实心铜，高频电源则选择网格且加宽至4mm。

这套方式不适用于处于BGA芯片正下方的区域，那个地方线宽太过紧密，要是加粗铜皮将会致使短路。可供替换的方案是：转而采用2oz厚的铜箔或者双层并联的走线方式，同样能够承载4A以上的电流。你在实际进行调板的时候碰到过铜皮加粗之后反倒把电源芯片烧坏的情形吗？在评论区讲讲你的失败经历，点赞并收藏，下次改板的时候直接依照着抄。