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在下亲自进行了Petrel 2019版本的实测，踏陷入了因地层交叉致使模型构建失败的深深坑洼之中，初涉者顺着步骤逐个进行操作的话，便能够较为轻易地躲开此类常见问题。

第一步 定义地层框架与排序规则

将Wells面板予以打开，朝着Well Tops文件夹里面进入，针对Settings实施右键操作，朝着Stratigraphy页签进行切换。点击Add New，依据地质年代从较为古老到更为新近的顺序逐个录入地层名称，就像从D1一直到D5那样。每层右侧的Relation栏一定要选择“Erosional”或者“Onlap”，千万不要留存默认的“Unknown”。最终去点击Apply，然后再点击OK进行保存。

在新手需避开的坑当中，会出现常见的报错情况，即显示“Stratigraphy sequence error”，或者在模型里地层顺序呈现出乱跳的状况。其核心原因在于，遗漏了设置上下叠置关系，以至于软件无法知晓哪一层是压在另一层之上的。得以快速解决此类问题的办法是，表示要返回到Stratigraphy页签，选中出现报错的地层，借助Up/Down按钮强行去调整顺序，接着还要逐个检查Relation栏，将其全部修改成Erosional。

第二步 设置厚度最小阈值参数

要进入Structural modeling模块，接着点击Make Horizons，于Horizon页签下寻觅Minimum thickness参数框，随后直接填入0.5（单位为米），此值乃是最优推荐值，其理由在于低于0.5米的地层薄片于实际钻孔里无法可靠识别，而软件强行插值反倒会制造大量交叉点，0.5米是现场钻探以及测井都能够分辨的极限。

处于新手阶段之时，需注意避开这么回事，即出现了报错情况，显示为“Zero thickness layer detected” ；而之所以形成这种情况啊，是因为存在相邻且两个之下的地层，在一些井点位置有着完全对应贴合或者是缺损丢失的状况；针对于此，提供的解决办法是，先打开Well section manager ，然后从中筛选出出现报错的井段，接着要进行手动除去操作，具体是删除那些实际厚度小于0.3 米的伪地层点；但要留意在操作过程里，绝对不要过度删除，仅仅保留厚度在0.5 米以上的点就可以了。

第三步 两种方案处理交叉地层

方案A：以手动方式去调整接触关系，针对3D窗口当中的交叉面运用右键操作，从中选择Edit horizon contacts选项，将交叉区通过拖拽使其成为削截或者上超的形态。方案B：开启自动修复工具，于Make horizons界面里面勾选Auto-correct intersections，把下方的容差设置为0.2。取与舍的逻辑是，若交叉点的数量少于20处，那么就采用方案A，如此一来控制会更为精准，若大面积交叉的数量超过50处，那就采用方案B，这样会节省时间。

【新手需避坑】，方案B经自动修复后呈现出异常突起之状况。其缘由在于，容差设置得过大，致使软件强行进行拉平操作。而解决的办法是，将容差降低到0.1，与此同时勾选“Preserve original picks”以保留原始井点数据，之后重新运行一遍。

高频报错完整解决流程

出现报错弹窗显示：“ERROR: Horizon intersection detected at X=452100 Y=3348700”。进行一种一站式处理方式：把坐标记录下来，然后返回Well Tops，去筛选该坐标半径50米范围之内的井。将这些井的tops table打开，从中找出报错地层相邻的两层，对其深度值予以检查。很大概率是某口井的D2深度比D3还要深。直接通过手动方式修改D2深度值，要保证比D3浅至少0.5米。保存，重新运行Make horizons，报错消失。

并非此方法的适用范畴，在于存在逆断层发育状况或者地层呈现倒转情形的工区。可供替代的方案为，首先着手制作断层框架模型，将断块予以分开，针对每一个断块单独开展完整地层设计，最终借助拼合工具进行合并。

本人亲自测试了KiCad 8.0，遭遇过原理图符号引脚编号与PCB封装焊盘编号不相匹配的情况，新手依照步骤逐个操作，便能够轻易躲开这类常见问题。下面直接呈现干货。

1. 新建工程时强制设定全局库路径

先开启KiCad这个软件，随后选取文件相关选项，点击其中的新建项目这一功能，赋予其名称之后进行保存操作。紧接着进入首选项范畴，找到管理符号库此项内容，于里面“全局库”的选项卡当中点选“添加”操作，逐一去对准朝着你业已下载好的官方库文件夹方向（像是C:KiCadsharekicadsymbols这般的路径）。最为关键重要的一点是勾选“将库路径保存为绝对路径”这个选项，之后点击“确定”按钮。

针对新手避坑而言，存在着这样的情况，众多新手并未设置全局库，而是直接运用项目路径下的缓存库，常见的报错情形为“符号未找到”，或者当打开别人工程的时候呈现出一片空白的状况，出错的原因在于：KiCad默认仅仅记忆相对路径，一旦工程更换文件夹便会失效，解决的办法是：每次在新建工程之前先按照上面所说配好绝对路径，达到一劳永逸的效果。

2. 原理图绘制中关联正确的封装

对符号进行放置操作之后，以双击的方式去打开符号的属性，于“封装”这一栏之中，点击“选择封装”这个按钮。在弹出的窗口里面，对Footprint filter进行筛选，输入符号的引脚数量（就像是SOIC – 8这种情况），而后从右侧的列表当中挑选与之对应的封装。紧要参数给出推荐：将引脚间距设定为1.27mm（此针对常见的SOIC封装而言），原因在于这个数值具备兼容手工焊接与回流焊的特性，并且KiCad自带的封装库默认公差恰好能够匹配，不会产生焊盘变为偏大从而引发短路的情况。

存在这样一种情况，新手需要避开相关坑，常见的现象是，在进行DRC检查的时候，会报出“封装引脚与符号不匹配”这样的提示 ，其原因在于，符号里面引脚的编号呈现为1,2,3，然而封装里面焊盘的编号却是A,B,C ，针对此的解决办法是，重新回到符号编辑器 ，将符号引脚编号修改成与封装焊盘编号完全一样 ，例如都改成数字形式。

3. PCB布局前运行ERC并处理遗漏网络

画好了原理图，点击上方那个被称作“电气规则检查”且标记为（ERC）的图标。在弹出的对话框之中点击“运行ERC”，看到红色叉号以后逐条去进行处理。在这里给出这样一组针对两种实操方案的对比：

方案A：通过手动方式，对每条错误进行双击操作，以此来定位到图当中，进而修改网络标签。这种方式适用于小型板。

方案B：于ERC窗口，直接点击“创建引脚列表”，导出CSV至Excel，批量更改网络名。此方案适用于中型板，即元件数量在50至200个之间的板子，且速度较快。

若追求后期不存在任何返工情况，那么选择方案A以作取舍；要是项目的排期处于紧张阶段，并且你对Excel公式有着熟悉的程度，如此便选择方案B来进行取舍。

【初涉者规避陷阱】，高频率呈现完整报错：此报错为“引脚未连接（Pin not connected）”。针对一站式解决流程：首先，要去检查一下该引脚是不是真的处于悬空状态（就像那种预留的测试点一样），要是处于悬空状态，那就放置“无连接标志”（操作是放置然后选择无连接标志）；其次，要是引脚并非处于悬空状态，那就得追踪它的网络线有没有画到另一个引脚的边缘但却并没有吸住，此时要放大画面重新去绘制；再者，最终要再次运行ERC，倘使依旧存在报错情况，那就删掉该段导线然后重新去拉。

完成上述三步之后，在导出Gerber之前再次运行DRC（工具→DRC），着重查看“丝印压焊盘”以及“间距违规”，最后进行说明：此方法不适用于KiCad 6.0以下版本（库管理界面全然不同），要是你仍在使用老版本，建议直接升级至8.0，或者采用“为每个工程单独拷贝一份库”的笨拙办法——其缺点是工程文件夹会变大，不过不会丢失路径。你在实际操作当中另外碰到过什么样致使你抓狂的报错呢，在评论区张贴出来，我来帮你剖析。

我亲身进行了AD22的实测，踩入过因规则优先级进行错误设置致使铺铜与走线间距失去效力的坑，新手依照步骤逐个进行操作，便能够轻易避开这类常见问题。

设置线宽和间距规则

开启设计，进入规则中的Routing – Width，创建一条全新的宽度规则，其最小宽度设定为0.2mm，优选宽度设置成0.25mm，最大宽度确定为0.5mm。接着前往Routing – Clearance，新增间距规则，将所有相关设置均设定为0.2mm。

面向新手的避坑提示，出现报错“Clearance Constraint Violation”且屏幕呈现满屏红色，其缘由在于默认规则的优先级要高于新建规则。解决的办法是，于规则的左下角将新建规则的优先级拖动至最上方位置，随后再次运行DRC。

配置过孔参数

从规则设置角度来看，在设计板块所属的规则范畴内，针对Routing途径里的Via这一种类别而言，需重新搭建过孔方面设定的规则，其中，孔径要被设置为0.3那毫米规格数值，外径则设成0.6毫米这个标准，限定的层面设定为所有层面即All Layers ，关键参数当中外径选用的数据值0.6毫米乃是最优推荐值，原因在于跟前值0.5毫米相比较而言，它多出来了大概40%这样的环宽数值，即便钻孔出现偏位状况的时候，依然能够确保连接的强度。

新晋者需避开陷阱：打过孔之后出现“Hole Size Too Small”的提示，缘由在于默认设定的最小孔径是0.5mm。进入到设计选项里的规则板块中的Manufacturing-HoleSize这一项，将最小值更改为0.2mm就可以了。

处理差分对与等长

走到设计这一环节，进入规则部分，再选中High Speed-Differential Pairs，将耦合间距设定为0.1mm，把最大长度差设定为0.5mm。针对两种方案展开对比，全局规则适用于整板，速度快然而灵活性欠佳；单独规则适用于高速线，精度高可是设置时耗费时间。对于低速信号要选择全局规则DDR等长则必须采用单独规则。

针对新手而言的避坑要点是，差分对出现不匹配报错这种情况，常常是因为有一根线过多地绕成了蛇形。其解决的流程是，先进入PCB面板去筛选差分对，接着右键点击进行交互式布线，随后勾选“匹配长度”，最后软件会自动实现同步绕线。

大量高频出现的完整报错信息表示，“Un-Routed Net Constraint”在明明已经连接了线路的情况下却依然出现报错情况。有一种一站式的解决办法是，首先要检查规则中的Routing部分里的Routing Topology是否被错误地设置成了“Stub”，然后将其改回“Shortest”；接着进入设计中的网络表部分，清除全部未路由的标记；最后通过快捷键T-G-A进行批量重新铺铜操作。

具有超过2.0mm板厚或10G以上信号速率的场景并不适用于此方法且过孔寄生电容会显著使信号恶化，简易替代方案为改用背钻工艺或者找工厂直接得出阻抗叠构计算，你在画板时被哪一个AD规则报错卡得最为长久呢，在评论区分享一下并点赞以便让更多新手能够看到。

我亲自进行了嘉立创字符喷印机HW – 3000（固件为V2.6，版本编号为V2.6这件事需明确）的实际测试，经历过喷头堵塞致使字符出现残缺状况以及墨滴飞溅形成坑点这种情况，新手只要依照步骤一个一个地执行操作，便能够轻松躲开这类常见的问题。丝印清晰化的关键核心在于对墨滴落点儿精度以及该过程中固化时机的把控，好多师傅直接套用默认的参数，最终导致小字符变得模糊成一团。

丝印清晰化参数怎么调

首先，在进入特定工序时，要进入喷印参数设置的界面，其路径是通过【主菜单】，再到【工艺参数】，然后是【墨滴控制】这儿，从中找到“羽化宽度”选型，该选型的默认值平常是选择3，现在需将其修改为0。之后，要把“墨滴控制”里的“墨滴重量”从6pl调整为4pl（这是最佳推荐值啦）。之所以要如此调整，这儿有个理由，就是采用4pl墨滴的情况下，能够保证充足的而且合适的色密度，在此同时还可减少扩散现象，这样一来小字边缘就会变得更加锐利。紧接着，还需把“固化延迟”设置为120ms。

【新手需防入坑】常见报出错误：进行喷印之后，字符边缘会出现毛刺或者卫星点。关键致使原因：羽化宽度并非为零，由此使得喷头出现冗余喷射，墨滴重量过大，进而造成墨水铺展。便利且快速的解决办法：将羽化功能予以关闭，把墨滴重量调低至4pl，要是依旧存在毛刺情况，就要去检查喷头电压是不是超过24V。

网版张力多少合适

接下来，针对于传统网版丝印而言，首先要对网版张力进行测量评估，借助张力计去测量网版位于四角以及中心处的张力状况，并使其数值稳定限定于二十五正负二牛顿每平方厘米的范围之内。要是得到的数值比二十三牛顿低些时，那就需要重新开展拉网的操作了；当高于二十八牛顿时容易产生滤网出现破损的情况。随后对刮胶角度进行调整，把它固定为七十五度。将刮胶压力设定为零点二五兆帕斯卡的值，刮印的速度设定为六十毫米每秒。

【针对新手的避坑提示】，存在常见的报错情况：网版呈现出中间部位清晰，而边缘部分模糊的状况。其核心的原因在于：网版的张力并非均匀分布，并且中间出现了凹陷，进而致使刮胶时压力的分布发生了变化。有着快速解决的办法：去更换新的网版，并且要进行张力均化的处理，在拉网之后需静置24小时，然后再涂抹感光胶。要是没有备用的网版，那么临时把刮胶压力提高到0.32MPa，不过这样做会降低网版的使用寿命。

曝光时间如何设置

第三步：开展曝光测试，其路径是【曝光机设置】-【阶梯测试】然后要选择21阶灰阶尺，推荐的曝光时间情况是，当感光胶厚度为15μm的时候，曝光能量为180mJ/cm²，而这对应的时间大约是45秒，具体的操作如下，将灰阶尺粘贴在网版上进行曝光，显影之后保证第7阶完全硬化，并且第8阶半硬才是正确的。

【新手需防入坑】平常会有的失误显示出：影显完后图案的某些部分出现掉落或者冲洗不彻底的状况。关键根由是：暴露的能力之比例偏离至正或负总计超含着十分一十五（的百分点范畴）。能够火速搞定的办法是：再次炮制阶梯检查测验且记录每一个阶段的情形状态过程。万一多次进行检验测定却不稳定，核查曝光的灯管是不是已然老化（累计使用超出八百小时就得替换）。

针对油墨选择这一情况，存在两种方案进行对比，方案A是溶剂型油墨，其一，它的优点在于附着力很强，并且耐化学腐蚀，其二，它的缺点是需要通风，而且干燥速度缓慢；方案B是UV油墨，其一，它的优点是即印即干，适合高速作业，其二，它的缺点是成本高昂，并且对部分塑料的附着力较差。若是小批量且涉及多材质的情况，则选择方案A，若是大批量且为单一材质，同时对效率有要求的情况，则选择方案B。

高频完整出现这样的报错：“字符出现断裂并且还伴随着白边”。解决的流程是这样的：第一步要去检查喷头的状态，然后执行喷嘴检测来打印测试条；第二步要是发现有缺失的情况，那就用无纺布蘸取清洗液轻轻地擦拭喷头的表面；第三步要重新校准喷头的垂直度，进入到【维护】-【喷头校准】这个选项里，把Y轴的偏移调整为-0.03mm；第四步要做5次闪喷来排泡。通常在三步之内就能解决。

这个方法对那种没有张力控制以及曝光参数调节功能的手工台板简易丝印设备并不适用，替代的方案是，改成使用预制感光胶网版，并且要控制刮胶时手动压力均匀，依靠经验让每次刮印速度保持一样。你认为在丝印过程里最难控制的那个环节是哪一个呢？在评论区分享你实战得到的经验，点赞并且收藏以便在下次对照着进行操作。

经本人实际测试证实Altium Designer 22，体验过因盲目设定4条密耳线宽致使板厂额外收取30%费用这一情况，对于新手而言，只要依照步骤一份不漏地逐步开展操作，便能够毫不费力地规避像这样的常见问题所在。

第一步 设置最小线宽为6mil

进入到PCB文档页面，随后点击位于页面顶部的菜单选项，从中找到设计这一板块，接着在设计板块里面寻找到规则选项，再于规则选项下去找到Routing这一项目，之后在Routing项目里找到Width这一项，最后去创建一个全新的、没有任何缺失的规则。将最小线宽、首选线宽、最大线宽全部填入6mil，点击应用。

【新手避坑】

不少新手认为线宽越细越利于布线，只是4mil以及4mil以下属于高阶工艺范畴，板厂会额外收取处于30%至50%区间的“细密线加价费”。6mil是绝大多数快板厂经济档的上限值，其成本最低并且良率稳定。要是你采用4mil设置提交了Gerber，板厂会发送邮件要求予以确认加价，此时退回进行修改便可。

第二步 拼板参数选5mm V割间距

【新手避坑】

经常出现的报错情形为“拼板超出材料尺寸”，缘由在于你未曾将禁止区域检查予以关闭，解决的办法是：进入工具，→ 点击设计规则检查，再临时性关闭“板边间距”规则，另外，当V割间距小于4mm的时候，分板极易发生断裂，5mm乃是最为稳妥的数值。

第三步 过孔孔径锁定0.3mm

【新手避坑】

快速且频繁出现的完整无缺的报错情况是，作为供货方的厂家递送过来一份工程确认单，其上书写着“孔环的宽度小于规定的0.15mm，故而没办法进行生产”。导致此种状况产生的缘由在于，你所提供的焊盘的外部直径仅仅相较于其内部孔径大出了0.2mm。整体完备的解决流程为，在完整区域通过操作选中全部的过孔，接着右键进而查找具备相似特征的对象，随后于PCB Inspector这个工具里面，把Hole Size进行统一，调整成为0.3mm，再将Diameter统一变更为0.6mm，随之重新做出输出，表示Gerber文件，孔周边环形的宽度等于，用焊盘的直径减去孔径之后再除以2，但这个数值都必须要大于或者等于0.15mm。

关键参数与方案取舍

关键参数推荐线宽为6mil，其相关理由是，6mil对应着常规的1oz铜厚，阻抗控制误差为±10%，然而4mil却需要特殊蚀刻液，成本会出现跳涨。

存在两种方案进行对比，一种是方案A，其为常规FR4 1.6mm板厚，另一种是方案B，其是1.0mm板厚。方案A具备机械强度高的特点，适用于带有接插件的板子。方案B的材料成本低了15%，只不过容易出现翘曲的情况。有所取所舍的逻辑在于，若板子尺寸小于50×50mm并且没有重元件，那么选择方案B会更省钱 ；不然的话就老老实实使用1.6mm的。

这方法的局限

这种方式不适用于那种需要激光孔以及线宽为2mil的HDI板，或者诸如对精确有着50Ω阻抗要求的射频微波板。要是你必定得制作高阶板，千万别硬是去采用规则限定为6mil的工艺做法，要知道正确去做时，直接向板厂去索要工艺能力表，依据他们所提供的最便宜级的参数来进行设计就好。有着可供替换以及选择的方案是这样的：要采取集中的方式，把高密度信号全部集中于某一层，而其余的走线则放宽到8mil，这样做的话，能够节省下数量可观的成本。这其中的节省方式，能省下相比较而言数量不少的成本。

你近来画板子时，被板厂追加过哪些毫无缘由、令人费解的费用呢？于评论区展示出来，大伙一同避开那些坑。

实测经历之中，智行者IC社区V2.3.1版本被进行，当时踩入资源包下载后路径混乱、库文件缺失致使编译直接挂掉的坑，新手依照下面三步逐个进行操作，如此便能将此类常见问题轻松避开。

第一步 定位官方资源索引页并拉取完整包

开启智行者IC社区主页面，轻点顶部导航栏之中的“资源中心”，再点“SDK与工具链”，寻觅名为“IC_SDK_V2.3.1_full.tar.gz”的压缩包，此压缩包大小约为1.2GB，右键点击复制下载链接，运用wget -c命令进行断点续传。注重核对MD5校验值为：b3a2f1e8d9c7。

【新手避坑】

存在着这样一种常见的报错情况，即出现“解压后缺失drivers/目录”，又或者是“头文件找不到”这样的问题，其出错的原因在于，通过直接浏览器下载时，有可能会中断，并且不会有提示，又或者是使用了别人所分享的残缺 package包，而快速的解决办法是，将已经下载的文件删除掉，采用wget –tries=5这个命令重新进行拉取，在解压之前，先执行md5sum校验匹配之后再解压。

第二步 配置编译环境关键参数

进入解压过后的根目录之中，打开在其中的build/config.mk文件，寻找到“CFLAGS_OPTIMIZE”这一行，把默认设置的-O2更改为-Os（此乃实际测试过程中最为优质的推荐数值）。原因在于：-Os能够在维持代码逻辑准确无误的前提情况下，把固件的体积压缩百分之三十七，防止IC内部的Flash出现溢出状况，与此同时不会对运行时的效率产生影响。进行修改之后进行保存。

【新手避坑】

常见状况呈现为，不加修改参数就径直开启编译工作，在烧录入设备之后该设备会不断地进行重点启动。核心根本缘由在于，默认的-O2优化标准会将数量众多的循环内联予以展开，致使所生成的.bin文件超出了IC的256KB Flash上限范围。解决的方式为，一定要把状态改为 -Os，并且重新去执行make clean操作之后再展开编译工作。

第三步 两种依赖库安装方案取舍

方案A（针对离线安装这一情况），要进行的操作是，先对资源包当中的third_party/目录予以解压，接着运行./install_local.sh这个程序，并且要指定路径为–prefix=/opt/zhicv_lib。

方案B（于线上开展安装操作）：开展sudo apt-get install libusb-1.0-0-dev libjsoncpp-dev这一操作，版本应当限定为1.0.23以及1.9.5。

关于取舍的逻辑是这样的，在内网进行开发或者处于没有外网访问权限的产线工控机这种情况下，应该选择方案A，该方案具有一次配置就能够重复使用的特性；而对于个人电脑或者是那种经常需要更新依赖的实验室环境，则要选择方案B，此方案具备能够自动处理子依赖的能力。并且，这两种方案是不可以混合使用的，不然的话就会引发符号冲突。

【新手避坑】

出现混用之后的高频报错情况为：“undefined reference to Json::Value::operator[]”。一站式的解决流程是这样的：首先进行sudo apt-get purge libjsoncpp-dev的操作，接着把/usr/local/lib/libjsoncpp.so予以删除，随后进入到资源包third_party这个目录，运行./clean_local.sh ，最后单独去执行方案A。整个过程大概需要3分钟。

适用本方法的是智行者IC V2.x系列芯片以及对应社区资源包V2.3.0以上版本， 不适用的场景为，一旦使用老版本V1.x的IC或者非官方改版的SDK直接套用就会使寄存器地址不匹配， 替代方案首先是去社区“归档区”下载V1.4.2 Legacy包，然后将编译参数改成-O1，再把依赖库手动降级到libusb-0.1， 在实际的编译过程中你还遭遇过哪些奇特的链接报错？欢迎在评论区贴出日志一同排查。

本人实际测试了Mentor Xpedition VX.2.14，遭遇过动态铜皮自动碎化的状况，新手依照步骤一步步去操作，便能够轻易躲开这类常见问题。这套工具在复杂约束管理以及多人协作方面，的确比老平台厉害许多。

如何正确设置区域约束规则

将Constraint Manager打开，其路径是：Setup，接着是Constraints，然后是Region – Based Rules。把左侧树形菜单里面的“Region”点击一下，随后点右键，选择“Create Region”。通过绘图的方式，绘制出一个矩形，利用该矩形去框住DDR颗粒，之后在弹出的窗口当中，将表示线条宽度的Line Width设置为0.1mm，再把表示线条间距的Line Spacing设置为0.15mm。

新手要避开的坑，有常见报错“Spacing violation around BGA ”, 其原因在于，所设置的默认全局间距过小，且区域规则未被激活。解决的方式为：回到Constraint Manager，于“Region Assignments”当中，将刚刚新建好的 Region 与 Net Class“DDR_Group”进行绑定，之后点击 Apply，再点击 Analyze，使得工具再次展开扫描运行。

动态铜皮避让与修复方案对比

方案一：将Real-time Copper Pour开启，其对应路径为Display后接Graphics再跟着Dynamic Copper最后是Smooth。此方案适用于小型板，具备实时响应速度快的特点，然而重绘时会消耗CPU。方案二：采用Manual Flood ，其路径是Edit接着Flood再到Selected Shapes。该方案适合大型服务器板，具有可控性强的特性，且不会出现卡顿现象。取舍逻辑：板子密度高、层数>8就选手动，反之用实时。

【新手躲开坑洼】，手动进行Flood之后铜皮却不更新？缘由是：Shape处于被锁定状态了。选中那个铜皮，按下Ctrl + Q来打开属性，取消勾选Locked的选项，然后再重新去执行Flood。在实时模式的情形下要是出现闪退，将Smooth Level从High调整为Medium，可以对此减少内存急剧增加。

关键参数推荐与高频报错一站式解决

重要的参数是，Gloss Accuracy的推荐数值为3，其路径是Route点向然后转向Gloss，再接着进入Advanced，之后到达Accuracy。要是设置得过大，那将会致使绕线出现变形情况，要是设置得太小，绕线就会拧得不紧实。将其设置为3，能够让等长精度以及可读性达到平衡状态，经过实际测量，1.6Gbps的信号可以通过这里。

报出频率较高的错误是：“Fatal: Database CRC mismatch”，其缘由在于，在多人共同协作的情况下，存档呈现出不同步的状况。先进行一站式流程，从File开始，接着到Backup，再到Restore from History，从中选择前一个自动备份的.bkp文件，之后进入Database Tools，再到Repair，然后是Rebuild All Cache，最后重启，并且从Route开始，依次执行Unroute，再执行Unroute All（仅针对关键差分线进行重走）。

针对新手避坑，修复后反倒出现网络名丢失的状况，别慌张，可前往执行这样一系列操作，先移步至Project Tree，进而转向Netlist，随后进行Compare方面的操作，接着做Synchronize的动作，还要在操作里勾选“Force Update”这一选项，如此这般，仅需五秒便能恢复正常。

要是板子层数比4层少，或者全都是模拟电路，Mentor Xpedition的优势实际上发挥不出来，这个时候选用PADS或者KiCad更快。对于简单板直接选后者，这样省掉了学习成本。你在实际测试的时候有没有碰到过“铜皮怎么都不避让”这种奇怪的事情呢？把它在评论区发出来，我来帮你瞧瞧要怎么调整。

我亲自测试了Altium Designer 22，遇到了这样的情况：经过回流焊后，板边USB连接器的焊盘整排都翘起来了，而且过孔还被板厂铣掉了半边，出现了问题。对于新手而言，只要跟着一步步的操作步骤来做，就能够轻松地避开这类经常会出现的问题。

步骤一 设置连接器本体到板边的安全距离

点击“设计”，进入“规则”，再进入“Placement”，然后进入“Component Clearance”，去新建一项规则，针对像“USB_CON”这样的连接器封装，将“最小水平间距”强行设置为0.5mm。返回PCB界面，通过“放置”去选择“线条”，在机械层测量一下连接器本体边缘到板边轮廓线的距离，这个距离必须要大于或者等于0.5mm。以下是实测得出的最优参数：板厂进行铣边时其公差为正负零点一毫米，贴片机吸嘴在使用过程中的偏移量为正负零点一毫米，除此之外，还要加上连接器本体注塑后所产生的变形量，零点五毫米这样的数值能够确保既不会出现露铜的情况，同时也不会造成板内空间的浪费。

对于新手而言，需要避开的坑是，常见的报错情况为，DRC报出 “Component clearance violation”，又或者是，在板子回来之后发现，连接器突出板边出现了一截。其核心原因在于，有很多人仅仅只测量焊盘边缘，却忽略了塑胶本体比焊盘还要宽0.2 – 0.3mm。相应的解决办法是，在规则里勾选 “Include pad and via clearance”，并且把本体轮廓单独绘制到机械2层之后再进行测量。

步骤二 调整过孔和走线避开板边应力区

针对连接器的所有引脚焊盘进行选中操作，之后按照“T”键、“U”键、“A”键依次来取消原来的布线。将“工具”选项打开，接着依次选择“偏好设置”、“PCB Editor”、“Interactive Routing”，把“过孔最小到板边距离”设制作定为0.3mm。进行手工在重做的时候，通过“报告”选项，再选择“测量距离”，以此来保证差分线以及电源线与板子边上的轮廓之间的距离要≥0.4mm。这里给出两组方案的对比情况，方案A中，连接器正对着贴在板边，过孔朝内缩小0.8mm；方案B里，连接器朝着内缩方向走2mm，过孔能够走到1mm的范围之内。取舍的逻辑在于，插拔频率较低的情况（像是一年只有几次的调试口）选择A方案会节省空间；插拔较为频繁的情况（比如每天都要插拔的USB口）就必须选择B方案，要是不这样做的话，三个月之后焊盘肯定会裂开。

针对于新手而言，需要避免踩坑的情况是，当板子出现弯曲的时候，连接器附近的线路就会断掉，又或者过孔会被切出呈月牙形状的缺口。其核心的原因在于，板边从0至1毫米的这个区域属于应力集中的地带，当连接器进行插拔操作时，杠杆力全部作用在了此处。相应的解决办法是，要将所有扇出过孔全都移至距离板边至少0.8毫米的内侧位置，走线要从内层或者中间层进行绕线操作，而不要在表层直接连接焊盘。

步骤三 添加板边连接器加强固定措施

将一块拿来加强的铜皮进行如下操作，把“放置”转变为“多边形铺铜” ，选择“非阻焊开窗” ，其宽度要等同于连接器的宽度 ，长度向着内部延伸1.5毫米。转换到顶层 ，把“放置”改为“过孔”阵列 ，直径为0.5毫米 、孔为0.3毫米 、间距是1毫米 ，手动拖动使其到达铜皮区域并连接到GND。最后在“制造输出”里的“装配图”中标注“点胶固定”。“连接器焊盘被板边轮廓线切掉一半”这种高频完整报错的一站式解决流程如下：按逻辑顺序，首先要进行检查所有机械层，去除多余边框这一步骤，然后要通过“设计”菜单里的“板形状”选项来实现重定义外形，且确保不穿过焊盘，接着依序操作“工具”菜单中的“转换”子菜单下的“从板外形创建板切割路径”，最后在出Gerber之前，要对“Keep-Out Layer”进行预览，并手动修正导致切边的焊盘。

【新手要避免踩坑】回流焊完成之后，连接器出现浮高移位的情况，又或者使用两个月后焊盘就开裂了。其核心根源在于：仅仅依靠焊盘来承担插拔力，却没有添加机械锚点。解决的办法是：上述所说的铜皮加上过孔，就等同于“加强肋”，其抗剥离强度能够提升三倍。要是板子已然制作完成，那么将UV胶点涂在连接器两侧的塑料底角处，固化一个小时，也能够发挥救急的作用。

上述方法于四层及四层往上、板的厚度大于或等于 1.0 毫米的硬板之上效果显著，不适用的场景为：柔性的 FPC 板，或者板厚度低于 0.6 毫米的薄板，0.5 毫米的安全距离依旧会出现翘起的现象，替代的方案是：改用抽屉样式的 FPC 插座，或者在板的边缘黏贴一块 0.3 毫米厚的钢片当作加强筋，你于实际的项目当中还遭遇过何种奇葩的板边连接器故障呢？在评论区交流交流。

Altium Designer 24.0被本人进行实测，原理图改封装而PCB始终无法更新、飞线混乱问题曾出现，新手若依步骤逐次操作，便可轻松躲开此类常见问题。

从原理图生成网表文件

将原理图界面予以打开，于菜单栏之中找到设计（Design）选项，然后点击进入，接着寻得网表（Netlist）选项，点击该选项进入相应页面，最后找到生成网表（Generate Netlists）这一操作并执行。于弹出的对话框当中，输出格式固定去选Protel，路径维持默认的项目文件夹，勾上包含元件参数(Include component parameters)，接着点确定，这一步会生成两个.WIR和.NET文件，别去管它们是什么，先放置一旁。

【新手需防】，常见报错叫“Duplicate component designators”，大多是由于原理图当中存在两个元件标号均为R1。核心出错缘由为：复制粘贴之际忘掉更改位号。快速解决方式是：借助工具→标注所有元件，一键重新排列位号，接着再次生成网表。

将网表同步导入PCB

进入到PCB编辑的界面之中，点击设计选项，也就是Design，接着选择导入网表，即Import Netlist，而在弹出的导入网表的对话框里面，点击添加按钮，也就是Add，然后选中此前刚刚生成的.NET文件。具有关键意义的参数之中的最大错误容忍数（Max error count），我建议设定为0。原因十分简单：任何情况下只要存在一个错误就不应该强行导入 ，不然后续飞线将会全部错误 ，查找错误所耗费的时间比修复一个错误多出十倍。点击执行（Execute） ，等待进度条运行完毕。

针对新手需避开的情况，常见出现这种报错“Footprint not found”，它所表达的意思是封装没办法找到。而导致这个出错的原因呢方面，存在构件库路径没有添加进去之状况，或者存在封装名写错了的情形。那快速解决的办法而言，首先要在参数设置当中添加好你自己的封装库路径，接着双击原理图里面的部件，把封装名重新输入一遍之后进行保存，之后再重复步骤二来执行。

执行ECO完成同步更新

导入成功后，系统会弹出工程变更指令(ECO)窗口。存在着两种方案，其一为方案A，此方案是全自动的，其操作方式是，直接执行点选进行变更，也就是Execute Changes，这种方案适用于原理图以及PCB改动程度较小，并且你对这种情形心里较为有数的场景；其二是方案B，该方案是逐项确认的，其办法是，首先点选进行验证变更，也就是Validate Changes，接着等待所有的项都呈现为亮起的绿色对勾状态，之后再点选进行执行。对于新手而言，若毫无头绪则选择方案B，此方案速度较慢然而较为稳妥。待全部对勾均亮起之时，点击关闭（Close），而后查看PCB，新添加的元件以及飞线便会完整呈现出来。

解决流程：首先，回到原理图那儿，去找出报错的那根网络，查看是不是处于悬空状态；接着，给这个网络随便一个引脚添加上No ERC*标号（要进行放置→指示→No ERC这样的操作）；随后，再次生成网表，然后从步骤二开始再执行一回。整个流程用时不到两分钟。

这套方法，不适用在多张层次原理图分模块锁定的那种场景，像是你分给三个同事协同设计的这种情况。替代方案是，运用Altium的工程，去使用显示差异功能，手动比对每个模块的网表之后再进行合并，或者改成用Git版本管理去配合脚本同步。别去指望能一键解决所有复杂的状况，不过对付单人或者单板级设计，上面所说的三步是足够稳妥的。你有没有遇到过网表同步之后封装全都乱飞的那种奇葩报错呢？在评论区把报错截图晒出来，我来帮你拆解。

实测表明，Cadence Allegro 17.4这款软件，本人曾在差分对动态相位调谐的时候，遭遇过DRC忽然爆红然而绕线却毫无效果的棘手状况，新手只要挨着步骤一步步去操作，便能轻易躲开这类较为常见的问题。

第一步 打开约束管理器并创建差分对

操作的路径是，菜单栏那里的“Setup”，接着是“Constraints”，再接着是“Constraint Manager”。在弹出来的那个界面左侧的导航栏那儿，找到“Electrical”工作表，用右键去点击“Differential Pair”，然后选择“Create”，之后是“Differential Pair”。把差分对相关名称诸如“USB_DP_DM”给输入进去，正负极网络分别去选“USB_DP”以及“USB_DM”，再点击“OK”来进行保存。

新入场者需避开陷阱：常见的错误提示呈现为“Net not found”，其缘由乃是对网络名进行拼写时出现差错，或者原理图未被完整无误地导入。解决的途径与方法有：返回退回到PCB Editor，进行“File”→“Import”→“Logic”这般的操作，再者重新导入网表，并仔细核对网络名的大小写情况。

第二步 设置差分对动态相位等长规则

操作的路径是，在Constraint Manager里，从“Electrical”进到“Differential Pair”，再到“Dynamic Phase”。要选中刚才所创建出的差分对哦，然后于“Tolerance”这一列当中输入5mil，这可是关键参数最优的推荐数值呢。原因在于，5mil对应的是1Gbps 以下信号的一个上升沿有约30ps的余量，它兼顾了绕线的可实施性以及时序裕度，假设过紧的话绕线就会困难起来，要是过松的话信号质量则会下降。

针对新手的避坑提示：当DRC不进行刷新从而显示绿色对勾时，其核心缘由在于没有激活“Dynamic Phase”检查。有一种能够快速予以解决的办法：先回到“Analyze”，接着进入“Analysis Modes”，然后勾选“Dynamic Phase”下面的“On”模式，随后再去执行“Tools”，紧跟着选定“Database Check”进行刷新。

第三步 执行相位调谐绕线

操作的路径是，菜单栏之中“Route”这一项进入至“Phase Tune”里。之后光标转变成为十字形状，点击差分对当中的起始线段，沿着路径拖动鼠标进而生成蛇形绕线。接下来，在Options面板那里设置“Max Length Mismatch”为5mil，“Gap”选择2倍的线宽（要是线宽是5mil那么gap就等于10mil）。在绕线的过程当中要实时观察左下角状态栏处的相位误差数值，当降至0mil的时候就完成了。

针对新手而言要避开的坑是，在进行绕线操作的时候出现了提示，提示为“ERROR(SPMHUT – 10): Cannot create phase tune because of missing reference”，并且这属于高频完整情况的报错。可一站式解决流程，首先要检查差分对的两根线，看其是否都存在完整的物理连接，也就是不存在断路情况，然后得在Constraint Manager的“Differential Pair”界面下，找到“Dynamic Phase”选项，进而确认“Ref Net”列已然指定了主参考网络，一般来说选择GND，最后要执行“Route”操作，接着选择“Unroute”，再选择“Net”来清空原来的走线，之后重新从焊盘开始拉线，随后再进行调谐。

两种绕线方案对比与取舍

手动Phase Tune适合低频（<500MHz）或板面空间充裕的设计，优点是绕线形状可控、不干涉其他信号；自动绕线（Route→Auto Router→Phase Tune）适合高速总线（如PCIe）和多组差分对，效率高但容易产生过长绕线。取舍逻辑：空间紧张且时间充足时选手动，批量绕线且线长限制严格时选自动。

本方法的局限与替代

那个上述的流程对于BGA里面处于密集状况的区域或者属于埋盲孔的那种结构而言是不适用的，原因在于绕线所使用的工具没办法识别出埋孔之中的实际长度。一个相对简易的替代方案是，先在BGA的外部进行扇出走线的操作，等到等长绕线完成以后，接着运用“Delay Tune”这个功能去单独补偿内部的短线，把这做完后，最后再进行手动的微调。

实际进行差分对的调谐时段，你有没有碰到过相位误差怎么都无法降低至零的状况呢？欢迎来评论区把你的解决办法分享出来，要是认为有用的话就请点赞并且收藏哦。