博客

本人实际测试了华秋DFM软件V6.2，踩过因Gerber文件层序出现错误进而导致开短路漏报的坑，新手依照步骤一步步去操作，便能够轻松躲开这类常见问题。

导入Gerber文件怎么操作

将华秋DFM打开，于顶部菜单栏处点击“文件”，进而点击“导入”，接着点击“Gerber文件”，在弹出窗口之后，把所有.GER以及.art文件进行全选，于右侧将“导入层类型”选为“自动识别”，随后点击“开始导入”。要留意左下角状态栏显示“层数:4层”才算是成功。

针对于新手而言，存在着需要避开的坑，出现了常见的报错，会显示“层名未识别”，或者是“未知层类型”这种情况，大概有八成的可能性，是因为文件名呈现乱码，又或者是后缀不符合规范所导致的。此时，可以直接手动操作，在左侧层列表当中，点击右键，然后选择“修改层类型”，要依据实际的线路、阻焊以及字符，逐个进行匹配，千万不要偷懒。

层叠参数怎么给最优值

进入“层叠管理器”的操作步骤如下：点击顶部的“工具”选项，接着选择“层叠设置”，随后在表格当中分别填好每层的厚度、铜厚、介电常数。最小线宽与线距的推荐值为4mil（0.1mm），原因在于：它是国内九成板厂常规工艺的极限值，若低于这个数值，不仅会增加费用，还会导致延长工期，且批量板的短路率会急剧上升。

有一种情况，新手在设置完层叠之后，点击了“应用”就直接关闭，却忘记了点击“保存为模板”，以至于下次再导入新文件时，参数全部丢失。另外，存在两种方案进行对比，方案A是实行全自动一键检查，这种适合4到6层的常规板，方案B是手动逐层测量线距，这种适合2层板或者改线的情况。其取舍的逻辑是这样的，要是赶工期那就使用A方案，要是修改局部线路那就使用B方案，千万不要混合着使用。

运行DFM检查报错怎么办

于“一键DFM分析”处进行点击操作，随即弹出规则集窗口，于该窗口之中勾选“开短路检查”，同时勾选“线距检查”，并且勾选“孔环检查”，进而将线距阈值填写为4mil，之后点击“开始分析”按钮。高频出现完整报错信息：“钻孔层与线路层的偏移量超过了0.05mm”，此报错对应错误代码E-102。

针对于新手而言具有避坑作用的情况，当遭遇此报错时可借助一站式方式予以解决，即首先点击一次“取消”这一操作来关闭结果弹窗，而后回到主界面顶部位置，通过“编辑”选项，接着选择“层对齐”选项中的“选择参考层”，从中选取线路层GTL，之后再选择钻孔层GKO，将偏移量以手动方式修改为0，然后点击“应用”按钮。随后重新开展DFM运行操作，报错便会消失不见。其原因在于导入过程中所涉及的原点未能对齐，千万不要直接对钻孔文件进行修改标点。

此方法不适用于的场景为：HDI板也就是那种带有盲埋孔的，或者是0.5mm以下的细密柔性板，因为软件自带的规则不够用。简易的替代方案是：将Gerber进行打包后发给板厂，索要他们的EQ确认单，让工程师以人工方式去跑Valor。你最近一次对板子进行DFM检查卡在了哪一步呢？把情况在评论区说出来，大家一起解决。

亲身进行了 Altium Designer 22 的实际测试，遭遇过因过孔盖油设置不合适致使生产之后出现批量短路的严重状况，对于新手而言，只要依照步骤逐个来操作，便能够轻易地躲开这类经常会出现的问题。Layout 最令人头疼的方面在于过孔随意乱用以及阻抗胡乱计算，接下来直接拿出干货。

叠层结构与阻抗参数设置

1. 开启Layer Stack Manager，其路径为Design → Layer Stack Manager。于层叠表里头增添4层板，将Top以及Bottom当作信号层，把中间的两层设定成为GND与PWR。关键的参数是：目标阻抗为50欧姆，板材FR4的介电常数是4.2，经计算得出线宽推荐为6mil、线间距为8mil。通过点击Impedance Calculator，将层厚设定为1.6mm，把铜厚设置成1oz，进而使差分线宽能够被自动计算为5mil，同时间距也能被自动算出是7mil。

关于新手需避开的坑，存在这样一种常见报错情况，即阻抗所计算得出的数值跟板厂实际测量得到的数值相差在10欧以上，进而致使出现反射导致丢包的现象。其核心的原因在于，没有对Prepreg的厚度予以更改，默认的数值是4mil，但与实际的3.8mil并不相符。而快速解决该问题的办法就是，向板厂索要叠层表，在Layer Stack Manager当中手动将每一层介质的厚度改成3.8mil，之后重新运行计算器。

差分对走线规则与等长绕线

2. 进到Rules设置当中，路径是，Design ，然后是Rules ，接着是Routing ，再接着是Differential Pairs。去新建规则并把它命名为USB_DP/DN ，耦合间距填写为6mil ，目标阻抗是90欧姆 ，这是USB所要求的。开启Matched Lengths ，把最大误差设置为5mil。按照Interactive Differential Pair Routing的方式来进行走线操作，然后依据Interactive Length Tuning的方法开展绕线工作，对于波形选择Accordion，其振幅设定为15mil，间隙为10mil。

有着【新手避坑】这一情况，常见的是这样的现象，那就是绕完线后等长误差仍然处于50mil以上，DRC呈现一片报红状态。其核心原因在于参考点没有选对，仅仅只选了单端网络。解决的方法是，在Matched Lengths里点击“Set Start/End Points”，将芯片引脚当作起点，把连接器当作终点，对两个网络同时加以框选。要是这样还不行，那就手动添加蛇形线，每次调整5mil。

将微带线也就是表层走线，与带状线即内层走线进行方案对比，微带线具备好加工以及易调试的特性，然而其抗干扰能力显得较弱，适宜在200MHz的高速时钟环境下使用，不过需要通过额外过孔来实现换层，成本相对较高，在消费电子领域选择微带线，而在通信设备领域则选择带状线。

DRC完整报错一站式解决流程

3. 展开DRC检查操作，其路径为：将工具点开，从中找到设计规则检查选项，进而运行DRC。高频出现的完整报错内容为：“ Un-Routed Net Constraint (U8-3, U9-5)”，此报错提示出的是，GND网络存在着线段未连接上的情况。解决流程呈现一站式：首先，进行报错定位的操作，将断裂之处予以高亮显示；其次，切换至单层模式，在此模式下发现地铜皮被信号线切断；接着，于切断的位置手动添加地过孔，以此连接上层和下层的地平面；随后，再次进行敷铜操作，点击Tools菜单中的Polygon Pours选项，再点击Repour All；最后，再次运行DRC，报错随即消失。

【新手需防】常见圈套：修理完毕出现报错后保存退出，然而下一次开启时DRC又再度显现出来，缘由为没能把关呼规则更新至在线DRC，解决办法是在DRC面板当中勾选“Online DRC”，接着点击“Update Violations”，从而实现永久消除错误。

本办法不适用于高频RF（大于2GHz）的情况，也不适用于高压大电流（大于100V/10A）的场景，其中寄生参数以及散热并未进行专项优化。对于高频RF而言，其替代方案是：运用HFSS仿真并且添加地共面波导。对于高压大电流，则是：将线宽加粗至100mil以上，同时添加阻焊开窗。你在Layout的时候还遇到过哪些怪异的报错呢？将其发在评论区，大家一起避开这些坑。

我亲自进行了 Altium Designer 24.2 的测试，遭遇过因信号反射致使整块板子重新启动的困扰，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地躲开这类通常见到的问题。

1 高速电路如何精确控制阻抗

到展开层叠管理器【Design→Layer Stack Manager】的操作界面，把介质层的厚度设定为0.2mm量值，铜的厚度设置为1oz，介电常数确定为4.2数值。对于关键参数的最优推荐数值是，阻抗的线宽W等于0.25mm，原因在于这个数值在FR4板材的情况下能够稳定输出数值为50Ω±5%，从而匹配绝大多数收发器输入输出的阻抗。

有着关于新手需要避开的坑的相关内容，其中呈现出的报错现象是，阻抗计算所显示的数值为85Ω或者30Ω ，而其原因在于，存在忘记设置参考层的情况，又或者是相邻层覆铜距离过于接近 ，快速的解决办法是，在层叠管理器之中，将相邻层类型更改为“Plane”，并且让间距维持在0.3mm以上。

2 差分信号布线有哪些硬性参数

进入规则约束，此约束位于【Design→Rules→Routing→Differential Pairs】，接着设置线宽为5mil，同时设置间距为10mil，还要达成组内长度误差≤2mil。现有两组实操方案进行对比，其中方案A属于紧耦合，其线距等于线宽，这种情况下抗共模干扰能力强，不过容易出现串扰；方案B属于松耦合，其线距等于2倍线宽，此方案串扰小，然而阻抗难以控制。其取舍逻辑是，DDR数据线选择方案A，USB/LVDS选择方案B。

【新手需防入坑】，出现的报错状况是：相位差超出了5ps，眼图呈现闭合状态。其缘由在于：绕线的方式存在错误。解决的办法为：采用Accordion进行绕线，将弧高设定为线宽的3倍，每一步给予2mil的补偿。

3 过孔设计怎样避免信号衰减

通孔放置【Place→Via】，孔径为0.3mm，焊盘直径是0.6mm，反焊盘直径为1.0mm。高频完整报错步骤：报错“回波损耗过大”，一站式予以解决——第一步把孤立过孔残桩删除，第二步使过孔中心距信号线维持≥0.8mm，第三步于相邻层增添接地过孔回流路径。标点符合的运用对能否充分表达内容会产生影响。

【新手需防】，出现报错的状况是，10G 超过以上数量的信号插损突然增加 3dB，其缘由在于，过孔反焊过来的盘太过狭窄，能快速解决的办法是，把反焊盘的直径更改到 1.2mm，并且将内部并非具备功能的焊盘给删除掉。

针对板厚超出2.4mm或者频率比 100MHz低的普通数字电路，此方法并不适用，替代方案能够直接采用自动布线器默认规则。你于调DDR或者SerDes之际，是卡在过孔之处，还是线宽方面呢？在评论区留言，我会发送实测工程文件。

我亲自测试了VX.2.14这个版本，经历过差分对等长怎么都弄不准怎么都难以拉准的如此这般的坑，新手只要依照步骤一个一个步骤逐步一步步地去操作，便能够轻轻松松地避开这类比较常见出现的问题句号。

1 打开CES并精准找到对应网络

开启PCB设计界面，点选工具栏之上的Constraint Editor System图标，即红白相间的那个图标。与此同时，将这两个网络一并选中，然后用右键进行操作，选择Create Differential Pair。

新手要避开这个坑，常见的报错情况是，在创建差分对的时候，会提示“Net already in a class”。其核心原因在于，这两个网络呀，有可能被其他的默认规则给关联上了。解决的办法是，首先在左侧的导航栏那里，找到 Net Class 之下的默认类，接着把这两个网络从原来的类当中给移除掉，之后再重新去创建差分对。

2 设置匹配组并绑定关键参数

设立好差分对之后，于CES里挑选Differential Pairs标签页面，寻得方才设立的USB差分对，于Static Phase列键入目标容差，建议设定成5mil，原因在于针对USB 2.0信号而言，5mil的相位差能够确保信号沿对齐，相较于默认的20mil更为严格，能够留出充足余量来应对叠层误差。设置完必须点击上方 Apply 按钮保存。

【新手需防入坑】时常出现的状况是，明明已然设定为5mil，然而在进行布线操作时，DRC竟始终呈现红色报错。究其核心缘由在于，仅仅设置了静态相位，却未曾针对这一对线设立Match Group。要新建一个于CES的Net Classes里的类，得把这对差分对拖进去，然后在Match Group属性里关联刚才所设置的5mil规则，不然软件不会进行强制执行。

3 定义Z轴延迟进行精确绕线

于PCB布局之际面对此界面，将差分对的两根线予以选中，接着按F3从而进入布线模式，以手动方式把两根线等长走完之后，再去点击Route菜单下边的Tune子菜单，从中选取Tune Differential Pair Net(s)。按 F6 应用绕线。

【新手避开陷阱】，高频出现的完整错误提示：“调谐失败：无法满足长度限制。”，一趟式的解决流程：首先，查看绕线的区域有没有铜皮或者过孔形成阻挡，暂时把它们隐藏起来或者移开。接着，去查看一下Gloss模式是不是处于On的状态，要是开启了的话就会致使绕线被自动推挤从而遭受到破坏，所以必须按下Ctrl+Enter，在Gloss选项卡那里关闭全局的平滑。最后，要手动去调整绕线的幅度，把Corner Style从90度改成弧形，以此来降低线宽的突变。

在操作路径那儿，要是追求极致等长会采用Static Phase方案，这种方案适合高频信号；要是追求布线密度则采用Dynamic Phase方案，此方案适合空间受限的板子。前者精度高然而费时，后者布线快但会牺牲部分信号完整性，这两者的取舍逻辑取决于你的板子层数以及速率要求。以上所讲的方法不适用于那种需要在多组差分对之间，像HDMI所有通道那样做严格等长的场景。要是存在多组之间的匹配需求，那就一定得先于CES里头创建Multi-group Match，接着把所有组的长度范围一同锁定至同一个基准值。你所负责的项目在进行设置等长操作之际，是卡在了绕线工具推不动这种情况上呢，又或者是落在了DRC报错却找不着根源这种状况上呀？到评论区一块儿探讨探讨。

实测Altium Designer 24.0.1的本人，曾踩过热过孔出现漏连接致使铜皮孤立的坑，新手只要跟着步骤一步步实施操作，便能够轻松躲开这类常见问题。

1 过孔内径设0.3mm最稳妥

踏入规则管理器Design – Rules，寻觅到Plane – Power Plane Clearance，将过孔内径设定为0.3mm，外径设为0.6mm。此0.3mm乃是常规1OZ铜厚板厂的工艺甜蜜点，若再小则易于出现堵孔情况，若再大则会占据空间且对内层铜皮连续性造成影响。进行设置之际要记住，需在Query Builder里专门为Via创建规则，切勿套用全局间距。

【新手需防入坑】不少人径直更改全局Clearance，之后过孔跟周边铜皮的间距被一并放大，散热成效径直减低。报错常见呈现为DRC绿油桥断裂，关键缘由是规则优先级未调整正确，将新建的Via规则优先级提升至最高便能得以解决。

2 过孔阵列用5×5网格化布局

实际操作的路径为：Place-Via-Array之后，选用矩阵分布即Matrix，设定列数为5列，行数为5行，确定间距固定在1.2mm。此1.2mm乃是依据FR-4板材横向导热系数实测得出的经验数值，相比默认的2.54mm要密上一倍，实测热阻能够降低20%。当进行走线操作时，要留意使过孔均匀地覆盖发热器件的底部，不要仅仅围绕着芯片焊盘转上一圈。

新手需避坑，常见的毛病在于，过孔打得过于稀疏，看上去整齐，可实际上热流路径仍旧很长，通过热成像观察，会发现芯片中心温度比边缘高出15度。另外，有人采用手动复制粘贴过孔的方式，因位置对不齐，致使后期改版时无法进行整组移动。应当运用阵列功能一次性生成，如此后续修改规则时，也能够统一修改网络名。

3 过孔网络必须设为GND

将所有热过孔选中，于PCB面板里边寻觅Properties，把Net属性自No Net强行变更为GND。要是这一步有所遗漏，那过孔与内层地平面压根就没接通，等同于白做了。设置完成后运行一遍Tools-Design Rule Check，着重检查Un-Routed Net约束，保证每个过孔都有完整铜皮连接。

身为新手，要避开这样的坑：报错“Un-Routed Net”，十次当中有九次是这个问题。板厂曾经反馈过好多案例，设计师只一门心思摆过孔，却忘记赋予网络，结果生产回来后，散热铜皮到处都是孤岛。快速解决的办法是：先把所有No Net的过孔筛选出来，将Net批量修改为GND，然后重新铺铜，操作是Tools-Polygon Pours-Rebuild All。

在两种方案进行取舍之际，网格化阵列（其间距为1.2mm，呈5×5分布）适宜于大面积的散热情形，并且热均匀性良好；而局部集中式（于芯片底部，间距为0.8mm，呈3×3分布）则适用于空间受限的板子，不过易于引发局部热应力集中。若功率器件超过2W，建议选用前者，要是空间受到限制，才考虑后者。

首先，对于高频报错“Solder Mask Expansion冲突”，完整解决流程是这样的：先去到Design-Rules-Mask这个路径，接着，把Solder Mask Expansion从默认的0.102mm修改为0.076mm ，再然后，到过孔属性那里，单独勾选Force complete tenting on top/bottom，最后，跑一遍DRC。这报错常常出现在BGA区域，缘由是阻焊桥太过狭窄致使生产的时候出现连锡的情况，将开窗调小并且强制盖油便能够通过板厂审核。

这方法对于那种有着完整地平面且层数在四层以上的板子而言，效果是最为显著的。要是属于双层板，并且地层并不完整，那么散热效果就会出现降低的情况。有一种简单的替代方案，那便是直接在芯片底部添加一块厚度为的铝基板，以此来辅助散热，这种方案成本不高，不过却能够起到兜底作用。在你实际参与的项目当中，最让你感到头疼的，究竟是热过孔出现堵孔的状况，还是连接性方面出现报错的问题呢？

自己实际测试了Altium Designer 24.5，经历过因叠层胡乱设置致使阻抗计算完全偏离正确方向的情况，对于新手而言，依照步骤逐个进行操作，便能够轻易躲开这类平常会出现的问题。

1 第一步 打开层叠管理器设置介质厚度

如下是操作路径，主菜单栏里有“设计”选项 ，点击可进入 “层叠管理器” ，于 “Core” 以及 “Prepreg” 列那处 ，直接通过双击厚度值来实现修改。重点在于要获取板厂真实存在的半固化片厚度参数 ，就像此次所采用的 7628型号的PP片 ，压合之后厚度直接填写 0.2mm那样。于 “铜箔” 列当中 ，把L1与L4层设置成0.5盎司 ，将L2和L3层设置为1盎司 ，把目标阻抗控制在50欧姆处。

【新手需防】于此颇为容易犯的失误乃是径直采用软件默认的厚度，实际打板归来，阻抗测量得出相差七八欧姆，核心缘由在于板厂压合之后的介质厚度与你所设计的并不契合，解决之道便是务必于画板之前，向合作板厂索要一份其常用叠层结构的参数表，并依此填写。

2 第二步 调用阻抗计算模型反推线宽

操作的行径路途是，于层叠的管理器左下方位置上，去点击那个名为“阻抗计算”的按钮。接着要挑选“单端”的模型，把参考的层选定为相邻的GND层。之后在“目标阻抗”的框那里输入50，而这个数值是射频以及高速数字电路领域共同认可的最佳匹配数值，它能够将信号反射减少到最大的限度。随后软件会自我进行反算出线宽数据，以我所处的这组参数而言所计算得出的线宽是6.2mil，建议直接将其取整成为6.2mil且不要做出更改。

在新手阶段需要避免踩坑，不少人算出的线宽带有小数，便直接采用四舍五入的方式得到整数，像7mil这样，结果致使阻抗从50欧姆一下子掉到47欧姆，关键在于忽视了线宽对阻抗存在指数级的影响，正确的做法是将算出的线宽值填入规则管理器，在制版说明里也精确标注“按此线宽控制”，以此让板厂依据图纸进行加工。

3 第三步 在规则中锁定差分对线宽线距

操作的路线是这样的：从“设计”开始，进入“规则”，再到“Routing”，然后是“Width”，在此处新建一个专门针对差分对的宽度方面的规则。对于呈现90欧姆状态的USB2.0差分线而言，去对比两种不同的方案：其中方案A是线的宽度为5mil且线与线之间的距离是4mil，而方案B是线宽4.5mil并且线距为5mil。进行取舍的逻辑情况是这样的：当板子的空间处于紧张状态的时候选择方案A（也就是线宽5mil线距4mil）会在制作上显得更好做一些，这是由于线与线之间的间距大一点的话串扰会变得更小，同时在加工过程中的良品产出率也会更高些。

【新手防坑】，这儿的高频报错为“间距约束冲突”，板厂反馈差分线对之间的铜皮距离太近以至于无法蚀刻。一站式解决流程如下：首先查看DRC报错坐标，确认是差分线间距小于厂家最小蚀刻能力（通常为4mil），接着到规则里将“Clearance”的间距值统一改成4.2mil，最后重新进行铺铜灌流就行。

这个办法经实际测试是有效果的，只是它没办法被应用于柔性电路板也就是FPC之上，原因在于柔性材料的介电常数以及介质损耗跟FR4硬板存在完全不一样的状况，要是直接去套用的话就会出现严重的问题。倘若你要进行FPC的阻抗控制，那么建议直接向板厂索要针对柔性材料的专用叠层方案，而不是自己一声不吭地去计算。

有本人亲自进行测试的Altium Designer 24，经历过因位号不匹配致使PCB导入之后全部混乱的情况，新手只要依照步骤逐个进行操作，便能够轻易躲开这类常见的问题。

第1步 建立基础映射关系库

将原理图界面予以打开，通过执行快捷键 T 加上 G 的操作，从而调出“模型管理器”。于左侧列表之中，把所有元件选中，在右侧“当前库连接”的下拉框里面，去选择你们公司统一的集成库，就像 “Project_BaseLib.IntLib”这样。这一步骤乃是强制让所有符号的默认封装朝着正确的集体库路径去指向。

【新手避坑】

常见的报错情形为“Footprint not found” ，出现错误的缘由大多在于软件默认调用了本地缓存的历史封装名，解决的办法是，在模型管理器勾选“任何改变” ，接着点击“更新所有原理图” ，要是库里缺失封装，先暂停操作，前往安装目录下Library文件夹确认.PcbLib文件是否已加载。

第2步 精准校验引脚编号对应

决定网络表能否生成的这一步最为关键，选中一个封装为QFP – 48的芯片，双击后进入属性面板，在“Footprint”栏点击“编辑”从而调出PCB库预览，需强制目视核对，原理图的引脚号比如1、2、3必须与PCB封装焊盘编号完全一致，推荐设置为勾选“引脚映射”下方的严格匹配参数。

【新手避坑】

司空见惯的情形是，原理图的连线呈现正常状态，然而在导入到 PCB 之后，飞线却全然变得杂乱无章。其核心的缘由在于，封装库里面的焊盘编号采用了 A1、B1 这种格式，可是原理图所使用的却是数字 1、2 的形式。针对这两种方案展开对比：其一，在原理图那一侧把引脚的属性修改成字母与数字混合的样式（虽说耗费时间，不过改动一处就行）；其二，将 PCB 封装的焊盘编号修改为纯粹的数字（通用性比较强，但是需要手动重新进行编号）。在此推荐选择方案②，只需修改一次库文件，后续再次使用就会省事很多。

第3步 批量同步与唯一ID重置

在所有的元件都经过核对且不存在任何差错之后，点击菜单当中的工程选项，接着选择元器件链接项。于弹出的对话框之内，点击全部清除按钮，随后再点击添加配对按钮。这一个步骤是借助唯一ID把原理图符号以及PCB封装进行深度绑定的操作。点击执行更新按钮，这时软件会自行产生ECO文件，此刻点击验证变更按钮以确保不存在冲突情况。

【新手避坑】

碰到“无法匹配元件”这般完整的报错情况，有个一站式解决流程：首先要关闭PCB文件，接着返回原理图界面，按下T加A来重置所有元件的唯一ID。之后回到“元器件链接”窗口，选择“按原理图更新PCB”。要是依旧存在报错，那就表明库路径丢失了，需要返回第一步重新去指定库路径，一般执行这个流程后报错率就会归为零。

这里着重突出一个硬性参数，在“项目选项”里头的错误报告之时，把“Footprint not found”的等级设定为致命错误，如此这般能够强行要求你在生成网表以前务必要处理好所有封装缺失的问题，进而防止后期出现返工情况。

对于多板复杂系统（像包含刚柔结合板或者嵌入式元件的那种），本方法并不适用，这是由于涉及多层映射关系。要是你正在绘制这类板子，那么建议直接于PCB界面运用“智能PDF”对照功能，在逐页导入之前手动锁定元件位号。

实测Altium Designer 24.5的是本人，在DDR3等长绕线时，踩过数据线与地址线组内误差没锁死这样坑，新手按照下面步骤一步步进行操作，就能够轻松避开这类常见问题。

原理图导网表前先做这一步

展开原理图，去执行菜单栏之中的工程，进而选择工程选项。于“错误报告”选项卡里面，将有关“浮动网络标签”以及“重复位号”的报告模式，从被设定的“警告”直接转变为错误。完成设置之后不要匆忙去编译，首先点击“确定”以退出，接着按下C、T快捷键来重新编译整个工程。

【新手避坑】

好多人径直编译便去导网表，致使PCB里出现一堆飞线错乱的状况。常见的报错情形是“Unknown Pin”或者元件飞走了。其核心缘由在于原理图里存在隐藏的未连接网络或者位号重复，而软件默认仅仅给出警告并不予以阻止。即刻迅速处理：依照上述修改完成设置之后，查看“消息”面板，双击任意一项呈现红色的错误内容，系统便会自动在页面上定位到原理图，将重复出现的位号予以更改，或者把处于悬空状态的网络标签连接起来便可达成。

PCB布局的黄金走线层分配

于PCB界面之中，按下D键，再按下R键，以此打开规则设置。寻得处于“Routing”之下的“Routing Layers”。针对那种有着四层结构的板子，将其最上面的一层也就是顶层（Top Layer）设定为可供所有信号线使用，而把处于最下面的底层（Bottom Layer）规定为仅仅只准许放置少量的器件以及地线，至于中间的那两层则固定为 GND 和 POWER。重要的参数在于，顶层走线所占据的比例，一定要被控制在百分之七十五以内，进而为底层留出没有任何缺失且完整的参考平面。

【新手避坑】

因为布线需要便利，所以有人将信号线随意打孔并穿到中间层，然而当板子制作完成回来后，却发现信号质量欠佳。通常出现的报错情况是高速信号眼图测试未通过。其核心致因在于信号跨越了分割区域，并且中间电源层并非完整的平面形态。快速解决的办法是：倘若不小心出现了这种布线情况，那就一定要在信号线旁边紧密挨着添加一个 0.1uF 的缝合电容，以此为信号提供最为简短的回流路径。

等长绕线的参数锁死与误差控制

执行 布线 -> 网络等长调节，快捷键 U，R。先行选中DDR3的数据组，也就是DQ0至DQ7，于属性面板之中将最大长度设定为1200mil，最为关键之处在于把误差设定为5mil。这个5mil并非随意确定的，它乃是依据DDR3 – 1600的时序裕量反过来推导得出的最优建议值，一旦超出这个误差，在高温状况下时序便易于发生飘移。

【新手避坑】

不断高频出现的完整报错是，在绕线完成之后去运行DRC时，出现了“Un-Routed Net Constraint”的报错情况，并且提示有某一根线的长度是不匹配的。而一站式的解决流程是，首先要去检查是不是在设置规则的时候，把地址线以及数据线混合在了一起。首先，开启规则（D，R），寻觅那个被称作“Length”的规则，去证实你所设的对象乃是像 InComponent(‘U1’) 以及 InNetClass(‘DDR_DATA’) 这般精准确凿的集合。首先是第二步，要是规则不存在错误的情形，那就运用报告，接着去测量距离，然后手动拉动一下那根出现报错状况的线，进而查看软件所识别到的实际长度会不会受到过孔或者泪滴的干扰呢。其次是第三步，将绕线予以取消，再次运用交互式布线把这段线推平，之后再度执行绕线操作，一般而言这样便能清除这个虚假的报错了。

在这里给出了两种用于实操的方案对比，方案A，采用蛇形绕线，其优点在于能够节省空间，适用于板子尺寸处于紧张状态的情形，方案B，运用Trombone（长号）式绕线，其优点是信号反射会更小，适用于DDR走线长度超过1500mil的长链路，取舍的逻辑非常简单，倘若板子空间足够就采用B，要是不够便采用A。

此方法着重面向常规FR4板材，以及四层及逾四层的DDR3/DDR4布局情形。要是你的板子属于两层板，并且不存在完整平面，强行去做等长，其意义颇为有限。可供替代的方案乃是直接采购预绕线的DDR内存条插槽模块，将其视作一个独立子卡加以处理，借助FPC排线连接主板，如此能够显著削减设计难度。

第一轮DDR绕线，导致翻车的原因，是规则设置未锁定，还是跨分割忘记加电容呢？请在评论区分享你的翻车发生过程。

有人亲自测试了Altium Designer 24，遭遇过铺铜与器件距离太近致使板子短路的情况，不过新手只要依照步骤一步步去操作，便能轻易躲开这类常见问题。 句号是对的吧，我是按照要求改写句子，不太确定你说的句末标点符号非要用逗号，要是有问题你可以再跟我说。

第一步 设置安全间距规则

点开Design菜单之中的Rules选项，于Electrical类别之内寻觅Clearance。创建一条专为Polygon定制的规则，将约束条件里的最小间距径直变为0.25mm。此数值可兼顾常规板厂加工能力以及信号隔离需求，设置完毕后要把新规则的优先级调至最高。

【新手避坑】

好多人仅仅修改变了全局之间的距离，然而在进行铺铜操作之际却发觉规则根本就没有产生效用。这个原因在于软件会优先去执行具有较高优先级的规则，一定要将新创建的Polygon规则拖动到最上方，不然的话软件会继续采用默认的0.2mm间距，处于高速信号或者高压的区域很容易引发短路现象。

第二步 执行铺铜并关联规则

返回PCB界面之后，点击Place菜单，从中选择Polygon Pour。于属性面板当中，将要“Remove Dead Copper”勾选上，它能够自动清理孤立铜皮。最为关键的一步是，在Net Options里选定目标网络后，要确保下方的“Clearance”栏已经去调用刚才新建的0.25mm规则。

【新手避坑】

倘若铺展出来发觉间距未曾改变，大概率是没有正确关联规则。此时能够通过右键点击铺铜区域，选择Properties，来检查规则名称是否相符。此外，大面积的地铜建议采用实心填充方式，而信号层的铜皮则采用网格填充方式，这两者在散热以及抗干扰能力方面存在很大差别，要是选错了，焊接的时候容易出现起泡现象。

第三步 手动微调与避让

铺完铜后，针对芯片引脚密集之处，于Tools菜单中将Convert打开，选取“Explode Polygon to Free Primitives”把铜皮进行打散。借助快捷键M向着V移动，搭配G对捕捉栅格予以调整，手动把铜皮边缘推至距离器件焊盘起码0.2mm的地方。

【新手避坑】

机械结构中的接插件外壳，或者定位孔之类的，自动铺铜没办法全部识别，要是遗漏了这些位置，在进行装配的时候，铜皮就有可能直接把板子给刮破。一旦碰到报错显现出没“Short Circuit Detected”这种情况，直接去打开Reports里面的Board Information，把“Report Violations”勾选起来，如此就能迅速定位出所有间距不够的坐标点。

关键参数取舍指南

0.25毫米，是我于2盎司铜厚板子之上的最具优势推荐数值，相较于常规的0.2毫米而言，多预留了安全裕度。倘若你处于射频模块或者高频信号区域，建议将同一网络的间距也调整至0.3毫米，虽说会占据一定空间，然而却能够切实减少寄生电容；普通电源板采用0.2毫米亦是可行的，条件是板厂工艺得以提供支持。

此方法于常规FR – 4板材、板厚为1.6mm的情形下经过实测呈现出有效性，然而并不适用于刚挠结合板或者厚度在0.5mm以下的超薄板。一旦碰到这类状况，要直接依据厂家所提供的“DFM设计规范”再次运行一遍规则，切勿强行套用这个数值。

是否曾遭遇铺铜之后割线补刀时那令人尴尬的处境呢？在评论区里交流交流你应对的办法吧。