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实测PADS VX.2.8者吾也，历库路径配置紊乱致元件无法调出之坑，生手依步骤逐次操演，便可轻易避开此类常见问题。

第一步 强制指定库路径并关闭自动搜索

开启PADS Layout，点选菜单栏之中的工具，再点选其下的库管理器，于“库列表”窗口的状况下，先实施点击“新建”的操作，自行定义一个像D:PADS_Lib这样的文件夹。随后点击“添加”，逐个地把原理图符号库、PCB封装库的绝对路径增添进去。最为关键的那一步，于“库管理器”的右下角之处，寻觅到“搜索路径”这个选项，以手动方式去除掉所有默认的C盘路径，仅仅留存下刚添加的自定义路径。

【新手避坑】

常见出现的报错情形是“无法找到元件类型”，其错误产生的原因在于软件在默认状态下会优先去检索系统自身携带的目录，即使你已经添加了新的库，它依旧会按照原来的顺序去进行查找。解决该问题的办法是要将默认的搜索路径彻底清空，仅仅留下你自己创建的那个文件夹，以此来强制软件只能读取指定的那个位置。

第二步 设置设计规则中的关键线宽默认值

此地的最优推荐数值为8mil，原因在于，针对多数2层或者4层板而言，8mil不但能够确保普通工厂的制程良率（低于6mil众多小厂无法完成），而且不会因线过于粗致使BGA芯片下方扇出走线空间欠缺。

【新手避坑】

有的人贪图便捷直接套用模板，将默认值留空或者设置得过小，比如说设置成4mil，致使之后走线时软件不报错，然而发出去打样却全部短路，出错的根本原因是没有依据板厂实际能力进行设置约束，在操作方面，必定要在“推荐线宽”填写数值，不然拉线时默认线宽是0，一拉就会报错。

第三步 两种覆铜方案对比与网络表生成

关于地网络也就是GND的覆铜处置，刚入门的新手常常在“灌注”和“混合平面”的抉择方面感到纠结，有一种方案是，直接运用工具，进入覆铜管理器，勾选所有层的“灌注”，这种形式适宜元件密度低下、修改次数较少的双面板，还有一种方案是，采用“混合平面分割”，它适用于四层以及四层以上的、需要对多个电源地平面进行分割的复杂电路板。选取和舍弃的逻辑十分径直：要是板子的层数小于或等于二，那就采用方案一；倘若层数大于或等于四，又或者存在模拟数字分离的需求，那就必定要用方案二，不然的话，到了后期修改一次覆铜就得重新铺设长达半小时。

【新手避坑】

当去执行“文件 -> 生成网络表”这个操作的时候，高频出现报错情况，报错内容为“不一致的网络连接”。它的解决流程是这样的：首先先回到原理图Logic那里，然后点击“工具 -> 验证设计”，通过这样的操作去查看究竟是哪一个元件的引脚编号和PCB封装对不上。常见的情况是，原理图使用的是“A、B、C”引脚，然而封装却是“1、2、3”。若寻得之后，更改原理图引脚编号，再度生成网表，而后于Layout里执行文件，点击导入，选取“比较”模式进行更新，整个过程无需删板重头再来。

所阐述的这个方法，是着重针对在PADS之标准流程里边，和其所展开的各种有关环境层面的相关配置以及各种规则方面所进行的设定而言的，它并不适用于那种诸如你已然将板子完整绘制完毕了，仅仅只剩下最后一步进行Gerber文件输出这一情况的。要是板子已然绘制完成了，然而出现了库调用方面存在报错的状况时，那么可以直接去执行文件这一菜单选项，接着选择导出这一命令，然后选择ASC文件，在导出之时勾选选择全部的选项，之后再重新将其导入至新建的工程当中，通过这种方式来处理，相较于单纯去修复路径来说，会显得更加快捷一些。依照这样的步骤去完成操作之后，你所察觉到觉得最为困难的究竟是在规则的设置范围当中的数值的选取放下，还是处于库的管理时段的路径方面的逻辑呢？

实测这款Altium Designer 24，本人曾踩过整板谐振坑，那是因4层板铺铜后电源地平面分割不当所致，新手只要跟着步骤一步步去操作，便能够轻松避开这类常见问题。

第一步 规划层叠结构与信号流向

先把层叠管理器给打开，接着去点击处于“Design”菜单之下的“Layer Stack Manager”。要依据板子的尺寸以及信号的密度，优先去把总层数给确定好。要是碰到通常见的2层板，直接在顶层走信号、于底层去铺地就行了。然而要是板子超过了10x１0cm并且存在时钟线，那就必须得升级到4层板。要在层叠管理器当中把L2设置成GND平面、 将L3设置成PWR平面，同时在“Impedance”选项卡里设置差分对线宽/线距。

一些人在层数规划时遭遇问题，盲目照搬他人的6层板设计，结果打样回来察觉到信号质量欠佳，甚至整块板子都无法启动，其核心缘由是没有计算信号回流路径，致使高速信号跨越了分割的地平面，解决之道是在布线之前，通过“Board Planning Mode”预先描绘出电源与地的分割区域，以保证关键信号的回流路径不被阻断。

第二步 关键参数最优推荐值设置

于“Rules”规则编辑器里头，寻觅到“Routing”之下的“Width”，去创建一条规则，此规则专门是针对DDR或者USB差分对的。推荐线宽设定成5mil，其缘由在于当下主流PCB板厂5mil线宽的双面加工费是最低的，并且阻抗控制是最为稳定的。勾选“Differential Pairs Routing”，把间距设置成线宽的1.5倍（也就是7.5mil），点击“Apply”进行保存。

先说新手避坑，不少新手出于想要好看的缘由，将线宽设置成3mil或者4mil。常见的报错情况是，在板厂进行打样之际，会直接给出“工艺能力不足”这样的提示，或者额外收取50%的工程费。其核心原因在于没有查看板厂的工艺参数表。解决的办法是，在“Design Rules”之中直接把最小线宽锁定为5mil ，一旦超出给定范围，布线软件就会直接报错加以阻止。

第三步 两种布线方案对比与取舍

针对电源模块的输入输出线，实操中有两种方案：

方案A，采用多边形铺灌去覆盖大面积的铜皮，其操作路径是，先点击“Place”，接着点击“Polygon Pour”，然后在PCB之上画出覆盖范围，最后网络选择“GND”或者“VCC”。

方案B，采用加粗走线的方式，于规则里对其线宽进行设定，设定成为30mil，而后直接通过手动操作进行拉线。

取舍的逻辑是这样的，要是板子的空间足够充裕，并且存在的是单一电源，那么优先去选择方案A，因为它具备散热良好、压降较小的特点。要是板子的空间十分紧凑，而且电源的种类较为繁多，比如说5V和3.3V共同存在的情况，那就必须得选择方案B，以此来避免铺铜距离过近从而引发短路，或者防止在生产的时候出现“孤岛铜皮”的现象。

新手要避开坑，当用方案A进行铺铜操作的时候，极为常见的报错会出现两种情况，一种是在铺完铜之后，竟然发现铜皮居然没连接到焊盘之上；另一种情况，就是软件会提示“Polygon Not Repour”。而这里面的核心原因，存在两种状况，要么是在规则里面没有去设置那个“Connect to Net”选项，要么就是在铺铜的时候根本就没有对网络进行指定。完整的解决流程为，右键点击铺铜区域，接着选择“Polygon Actions”，随后点击“Repour Selected”，要是这样做还是不行，那就删除铜皮，然后重新在铺铜属性面板里勾选“Pour Over All Same Net Objects”，最后再重新操作一遍。

高频报错完整解决流程

假设你在布线完毕开展DRC检查（也就是工具->设计规则检查）之际，出现了“Un-Routed Net Constraint”这样的错误提示，表明有某条网络处于未连接状态。千万不要去手动寻觅线路，而是直接点击错误列表，从而定位到该网络。极有可能是这条线在修改进程当中被拖拽成了一段处于“假连”情形的状态。采取的解决办法是，将该网络周边区域进行框选，按下“Delete”键籍此把相关线段予以删除，随后点击“Route”，接着点击“Interactive Routing”，再次进行拉线以此连接两端的焊盘，要保证走线的两端出现白色菱形连接点，之后再次运行DRC这样便可消除报错。

在不规则异形板的情形下，或者是使用AD老版本（像13/14版这样的）的时候，本方法有可能并不适用，这是由于老版本的层叠管理器功能存在不全的状况。替代的方案是直接去导出Gerber文件，在CAM350里手动进行层叠的拼接，或者完成软件版本的升级之后再重新尝试。

亲身做过Xpedition VX.2.14实探，遭遇过快捷键“按了没反应”以及“跟系统热键冲突”这般的状况，对于新手而言，只要顺着步骤一步步去开展操作，便能够轻易躲开这类常见问题。

1 打开并定位快捷键设置界面

开启软件，于顶部菜单栏寻觅并单击 “Setup” 按钮，于下拉菜单的最底部，挑选 “Settings”。在弹出的设置窗口左侧处，寻得 “Shortcuts” 选项卡，点击进入。你会瞧见一个密密麻麻的指令清单，此地便是所有功能的快捷键绑定区域。倡议首先于右侧“Filter”输入框之中搜寻“Route”，迅速筛选出布线关联指令，以免翻找至眼花缭乱。

对于新手而言需注意避坑，不少新手会直接通过双击指令去进行修改，然而之后却发觉修改完毕但未保存就关闭了窗口。正确的操作方式应当是，先选中想要修改的指令，接着点击下方的“Change”按钮，如此方可进入编辑状态。其报错的表现为设置完快捷键却没有效果，而根源就在于没有点击确认保存。

2 绑定移动走线的核心快捷指令

于经过过滤的列表之中寻觅 “Move” 指令（此乃挪线最为常用的），点击以进行选中，而后点击 “Change”。此时会弹出一个输入框，径直将左手放置于键盘之上，按下你意欲设定的组合键，例如吾习惯使用F3，按下之后框内会自行识别并显示“F3”。随后去寻觅 “Add Via” 这个指令，我为其绑定了 Ctrl+Shift+V，如此一来，在进行拉线的过程当中，只要按一下，便能够迅速地打孔并实现换层，工作效率一下子就大幅提升了。

新手需避坑：设置之际最怕弹出提示“Key already assigned”，此提示表明快捷键已被占用。切不可强行修改，建议记录下冲突的原有指令，或者将那个不常用指令的快捷键删除，又或者为你的新指令更换一个组合，例如采用Alt键来进行组合，这乃是系统占用最少的热键区，其产生冲突的概率最低。

3 两种布线方案的参数取舍逻辑

搞定Move以及Add Via的设置之后，关键之处来了：于“Shortcuts”内部寻觅到跟“Route”有联系的那一系列指令。在此推荐 参数方面的最优数值：将“Interactive Route”启动时候的快捷键设定成F2。为何这么说呢，原因挺简单的，F2竟然是左手食指最为舒适的归位按键，在进行布线操作的时候，食指负责操控F2，中指负责操控F3（也就是Move），无名指负责操控Shift（即打孔），如此一来手指就不用在整个键盘上到处跑了，手速能够提升30%以上。

方案对比：方案A归属“完全自定义派”，将所有常用指令，诸如布线、打孔、切换层、推挤，都捆扎到左手键区；方案B属于“默认微调派”，仅对Move以及打孔这两个键作出改动。哪怕你才刚刚开始入门，那也建议你选择方案B，这是由于默认的F3、F4在全局导航当中有着可用性表现，全面有所修改的情况下容易致使操作出现错乱情况；等到你对软件逻辑熟悉之后，再切换到方案A去追求那种极致的手速表现。

4 高频报错的一站式解决流程

把所有快捷键作完设置后，朝着右下角那儿的 “Apply” 去点击，接着再去点 “OK”，要是你在所进行的布线期间按下快捷键却没产生任何反应，然而软件并未出现报错情况，很大概率是源于键盘输入法出现了冲突。现有完整解决流程如下，首先查看右下角输入法状态，若为中文输入法的前提下，按下 Shift 键切换回英文模式；倘若切换之后仍未解决问题，需关闭软件，接着打开电脑的“区域和语言”设置，继将默认输入法变更为“美式键盘”，随后重启电脑。如此这般操作一番，95%的快捷键失效问题均可得到根治。

对于新手说来要避开陷阱：可千万别觉得快捷键设置妥当之后就能够一劳永逸。当你开启华为电脑管家、微信截图等软件之际，它们的热键（像Alt+W）会在全局范围内抢夺优先级。解决办法便是更改这些软件的快捷键，或者在布线时完全关掉它们。以我的经验来讲，将软件的“Add Via”从默认的Shift+Click改成纯粹的键盘组合，能够最大程度防止被其他软件阻断。

这一方法主要适合单机于本地进行操作，并且没有受到使用加密狗限制的热键映射，这般状况之下。要是你身处公司内网，且采用了集团统一管控的标准化软件配置包，那其中的快捷键想必是会遭受锁死，进而无法予以修改的，这种情形里。那就唯有前往“Settings”之中，将“Use Windows Key”这个勾选去除，借由Win键组合的方式来绕开一部分锁定，虽说操作起来较为累手，然而起码还是能够使用的，如此这般。

我亲自进行了华为CloudEngine 6860体系交换机（具备专门的V200R021C10版本）的测试，经历过关乎核心交换机光模块与跳线发生错综插设从而致使端口出现大面积err-disable状况的陷阱，刚开始接触的新手只要依照步骤逐个去开展操作程序，方可轻易躲避掉此类常见的问题情况。

1 第一优先级 光模块型号必须精确匹配

操作的路径是，在交换机命令行的环境之下，去执行display interface transceiver verbose这个指令，以此来核对“Vendor PN”这个字段与华为兼容性的列表究竟是不是完全一致的。臂如一个情况是，25G SR模块必然要呈现出SFP-25G-SR这种样式，若是差了哪怕仅仅一个字母，那都是不行的。对参数进行设定之际，运用undo port transceiver auto – check将自动协商予以关闭，随后以手动方式强制速率为speed 25000。

对新手而言的避坑提示：报错信息“Transceiver mismatch”老是频繁地刷屏显示。其核心缘由在于采购了第三方模块从而却没有刷写华为编码 ，又或者是误用了10G SR模块插在了25G端口上。提供的快速解决办法为：登录华为企业业务官网 ，同时在“产品支持 – 兼容性查询”里导入模块编码 ，对于不兼容的依照一律退货并进行更换。

2 第二优先级 光纤跳线类型与传输距离

当进行操作时，其路径具体是，要对物理方面进行检查，检查的对象是光纤跳线，针对该光纤跳线需查看其颜色与标识情况。其中，多模的光纤跳线，其颜色呈现为水青色亦或是紫色，并且要与 SR 模块一同配合使用，这种情况下它的传输距离不容易超过 100 米；而单模的光纤跳线，其在这点上来看颜色是黄色，针对这单模光纤跳线需要与 LR 模块进行配合使用，如此这般它的传输距离能够达到 10 公里。执行port alarmerror-down disable，这一操作是在配置端口时，针对长距离场景所必要进行的，其目的在于防止信号衰减致使端口反复出现振荡现象。

初涉者需留意避免入坑：端口会频繁出现UP/DOWN的情况，日志中会报告“link flapping”。其核心原因是采用了多模光纤去连接单模光模块，又或者是传输距离大于了光模块标称的值。快速解决的法子是：用光功率计去测试光接收与发射，若接收光功率比-14dBm低（此为关键参数的最优推荐数值），那就必须更换成对应类型的光纤或者加装光衰减器。

3 第三优先级 端口分组与带宽预留机制

操作的路径是，进入名为system-view的系统视图，去创建一个被称作port-group 1的端口组，然后批量添加接口，这些接口分别是从group-member 25ge 1/0/1到1/0/24。对bandwidth 25000进行执行，将那儿的预留带宽予以设定，并且把flow-control开启，去进行流量控制的配置。假如是要上联核心，那必然得设置priority-flow-control，把deadlock-detect time 50开启，以此启用PFC死锁检测。

新手需避坑：网络出现拥塞状况时，关键业务丢包情形严重。其核心原因在于没有进行优先级流控，这致使普通业务抢占了数据库集群的带宽。现对比两种实操方案：方案A开启全局流控，此方式简单然而所有流量一同被限速；方案B是基于802.1p优先级的PFC流控，其配置复杂不过能够精准保障存储业务。核心场景必须得选择方案B。

4 完整报错解决流程

凭借高频报错“因回环检测致使端口已被禁用”的一站式搞定办法：首先，借助display loopback-detection把环路瞅一瞅；接着，将错误检测设置抹掉，执行undo loopback-detection enable；然后，手动对端口进行重置，先shutdown随后再undo shutdown；最后，再度配置loopback-detection per-vlan enable，并且把loopback-detection action shutdown给设好要把阈值调成三秒内检测三次才开始动静，防止误判。

该方法对老旧思科设备以及非数据中心级交换机并不适用，这是由于私有协议存在差异，进而可能致使命令出现报错的现象。替换之时能够应用光模块衰减法，也就是于物理链路里串入5dB光衰，通过牺牲一部分传输余量以此来换取端口稳定，这种方法适合预算有限的改造项目。你在实际割接工作当中，是否碰到过因跳线过于杂乱从而造成模块被烧毁的情形呢？于评论区分享你的“血泪史”，共同规避风险防范错误有问题而造成损失!

亲测Allegro 17.4，曾因约束管理器设置紊乱致使PCB返工，新手若依步骤逐一操作，便可轻易避开此类常见问题。

打开约束管理器的正确姿势

处于PCB设计界面之中，寻觅菜单栏里的Setup并向下拉，接着点击Constraints，随后挑选Constraint Manager，弹窗出现之后径直点击Physical选项卡，此处乃是对设置线宽线距而言的主要所在之地。千万不要去点击Electrical，好多新手一开始就把点的地方弄错了，最终设置了好长一段时间后才发觉规则根本就没有起作用。

【新手避坑】

常见的报错情形是，清晰地设置了线宽规则，然而在进行走线操作的时候，却并未予以遵守。其核心的原因在于，你没有在 Net Class 当中，将网络成功地分配进去。第一步，快速解决办法是，在Constraint Manager左侧，第二步，找到Net目录，第三步，在该目录下选中所有电源网络，第四步，接着右键点击Create Class，第五步，完成命名后回到Physical页面，第六步，把新Class的线宽从默认的4mil改成你所需要的值。

线宽线距参数怎么设最稳

具有关键之处的参数是那线宽最小值被推荐为6mil，其理由是极为简单的：于常规性的FR4板材具备1oz铜厚的情形之下，6mil乃是确保阻抗控制以及加工良率所处的成为优势状的处于平衡方面之点。倘若太细了那加工所存在的风险便会快速地升高，要是太粗了在BGA区域根本就无法进行扇出。在Physical Constraint Set之中寻找到Line Width，进行输入6，其单位是mil。

【新手避坑】

很多人在设置完线宽之后，就忘记去设置Neck Gap，进而致使在BGA区域进行走线操作时，软件自动出现报错情况。Neck Gap建议设置为4mil，并且要配合Min Line Spacing设置成6mil。要是这两项没有进行设置，那么当你在BGA内部进行拉线操作时，软件就会频繁弹出DRC，迫使你只能将在线DRC关掉，如此一来后期调整就会变成一场噩梦了。

差分对与等长规则一招搞定

于 Electrical Constraint Set 之中点击 Differential Pair，首先选定你所要进行设置的差分对网络，而后右键点击并选择 Create Differential Pair。作为100欧姆阻抗匹配通常可见的起始基点，关键之参数Primary Gap被设定为5mil，而Primary Width则被设定为4.5mil，等长规则借助Relative Propagation Delay予以设置，Delta值一般情况下被设定在5mil以内。

【新手避坑】

“Net has no differential pair properties”是高频完整报错，其原因在于网络名没有依照规范添加后缀哦，就像USB_D_P以及USB_D_N这样的情况呢。一整套解决流程是这样的，首先要去到Logic菜单里的Net Logic那部分，手动去更改网络名，要保证_P和_N匹配成对样况，之后再返回到Constraint Manager那里，重新构建差分对。一旦出现报错，它会直接不见踪影，这可比你去进行绕线调整相位要快上十倍呢。

来对比一下实操方案，常规走线要用刚才提到的标准值，要是碰到射频板或者DDR走线的情况，那就建议切换到区域规则模式，在Constraint Manager当中右键点击Create Region，专门给射频区域设定10mil的线宽，以牺牲一部分布线密度为代价来换取信号质量，而这个取舍得依据你板子的实际用途来决定。

刚柔结合板里的软板区域，这个方法并不适用，因为软板对于弯折半径有着特殊要求。替代方案是，将软板区域单独划分成Region，线宽要强制设置在12mil以上，并且不能走差分对内等长蛇形线，不然在弯折的时候铜皮就会断裂。

亲测得到【V2.0 软件版本号】，经历过【参数设置不合理、环境配置错误】，新手依照步骤逐一操作，便可轻易躲开这类常见问题。

测试环境搭建

1. 打开软件安装包，按照提示完成安装，安装路径选默认。

2. 配置系统的环境变量，于“高级系统设置”那里，进入“环境变量”，在此往里面增添软件的安装路径。

有关新手需避开的坑之中，常见的报错有种情况是软件没办法启动，其核心的原因在于环境变量的配置出现了错误，快速解决该问题的办法是去检查环境变量的路径是不是正确的，然后重新进行添加。

参数设置优化

1. 进入软件设置界面，找到“仿真参数”菜单。

2. 把“仿真精度”这个参数设定成 0.01，这个数值能够在确保仿真结果精确无误的情况下，不会增添过多的计算量。

对于新手而言，需要避免踩坑的情况是，出现的报错现象呈现为仿真结果并非准确无误，究其缘由在于参数设置存在不合理之处，而相应的解决办法则是，去参考软件文档亦或是向技术人员进行咨询，并据此对参数予以调整。

两种方案对比

一边是方案一，其通过对模型仿真予以简化，从而适用于能进行快速验证功能的情况 ；另一边是方案二，其用到全模型仿真，适用于有着高精度结果需求的情况。针对此，要依据项目需求以及时间安排来进行取舍。

高频报错解决

出现报错：在仿真进程里面浮现了“内存不足”这样的提示。解决的流程是：首先把没必要的程序给关闭掉，借此来释放内存；接着去检查仿真数据是不是过大，而后展开清理；要是如此做了之后仍然不行，那就考虑增添物理内存。

此方法不适用于那种对实时性有着超高度要求的场景，能够采用硬件在环测试当作替代的方案。大家于仿真测试进程里碰到过啥别样的问题吗？欢迎开展评论予以分享，觉着有用的话请点赞并且分享这篇文章。

亲身体验CAM350 12.0，试过了钻孔文件怎么都和光绘层对不上的状况，新手依照步骤逐一操作，能轻易躲开这类经常出现的问题。

钻孔文件怎么导入

首先是操作路径，File之后跟着Import，Import之后是Gerber Data，于其中选中你持有的.drl钻孔文件。接着在弹窗里，Format要选“2:4”或者“3:3”，单位需选Metric（mm），而非英寸。之后点击OK进行导入，导入完成后按A键调出Layer Table，将刚导入的钻孔层名字更改为“Drill”。

避坑指南给新手：诸多报错呈现“钻孔层空白”这种状况，缘由在于导入了未能被识别的钻孔符号。解决方式如下：于导入时勾选“Auto detect drill symbols”，要是依旧空白，那就手动于Table → Drill Symbols里，将T01直至Txx的Tool Size改成确切的钻嘴直径，像0.3mm。

匹配参数设多少

关键参数匹配的容差，也就是Tolerance，推荐为0.05mm ，理由是，PCB厂钻孔机的定位精度为±0.025mm ，留出0.05mm的余量，既能将gerber导出时的微小误差过滤掉，又不会致使错位遗漏过去。操作的路径是，先进行Edit操作，接着选择Layers，再去选择Align，然后要选中光绘层，像那Top光绘层，以及Drill层，之后在Tolerance框内输入0.05。

刚接触的新手要避开陷阱：要是填的尺寸太大像达到了0.1mm，那么钻孔焊盘出现偏移，肉眼是看不出来的，然而过孔却会偏出焊环；要是填的尺寸太小成了0.01mm，手动调整的时候，老是会收到提示说“超出容差”，进而没办法对齐。0.05mm是行业达成共识的值，千万别随意更改。

对齐报错怎么办

分别对这两种实操方案予以对比：一种是手动选点对齐，此方案适合单板或者孔数少于五百个的情况，另一种是矩阵自动匹配，该方案适合拼板亦或是高密度板的情形。手动方案具体操作如下：首先要在光绘层点选一个明确的焊盘中心，接着再于钻孔层点选对应孔的中心，并且要这般重复两次以上。自动方案的操作步骤为：运用Align → Auto Match，输入参考点X等于0，Y等于0，随后软件会自动计算出偏移量。取与舍的逻辑情况是，手动操作会更加准确不过速度较慢，自动操作虽然速度更快然而有可能受到杂散符号的干扰。高频出现的完整报错内容为，“Drill layer offset exceeds tolerance”并且伴有红色高亮显示。一站式的解决流程是，首先关闭掉所有的层，只留下Drill以及参考光绘层，再通过Measure距离工具实际测量两个层同一位置的X/Y差值，举例来说，测量得到ΔX等于0.23mm，ΔY等于 -0.08mm。然后，通过手动的方式，于Align → Offset之中，直接将那个差值进行输入，完成输入点选Apply，之后再去运行一次匹配验证。

新手需注意避坑，千万不要仅仅直接点击“Auto Align”就觉得完成了，很有可能会选到位于板边的定位孔或者测试点，进而致使整体出现偏移。要老老实实使用测距工具去计算偏移值，然后再手动填写。

完成验证之后，要将所有的层都打开，把视角放大来查看几个角落处的过孔焊盘，只有当圆心相互重合，并且焊环匀称地露出，这样才算是成功。此方法并不适用于非标准的Gerber格式，像是Excellon那种不带刀位信息的钻孔文件，对于这种情况，要先使用文本编辑器来打开.drl文件，核查其中有没有“T01C0.3”这类的工具定义，其替代方案是运用PCB原设计软件再次导出带有完整刀位表的钻孔文件。在实际操作过程当中，还有疑问吗？你有没有碰到过钻孔层导出之后完全呈现乱码的情形呢？在评论区交流一下，顺便点个赞并分享给同行。

我亲自测试了Mentor Xpedition VX.2.14，经历过好多回布局期间过孔盖油设置忘掉从而致使生产出现短路状况的情况，刚入门的新手依照步骤一步步去操作，便能够轻易躲开这类平常会出现的问题。

1 设置过孔盖油的关键参数

开启Padstack Editor这个软件，其路径是Setup大于Padstack大于Padstack Editor。挑选出你打算使用的过孔，于Soldermask Top这一层将Expansion值从默认的0.05mm转变为0mm。接着更换到Solder Paste Top层，同样设定为0mm。于最终之际，点击File > Save As，对其进行重新命名，增添后缀“_NS”（即No Solder的意思）。

制板之后，过孔露铜致使短路，这是常见的报错情况。其核心缘由在于，仅仅修改了顶层阻焊，却把下层给忽略掉了。能快速解决该问题的办法是，于Padstack Editor之中，借助Ctrl与左键同时选中Top和Bottom层的Soldermask，将Expansion统一改成0mm，接着再逐层对Paste层展开检查。

2 两种铺铜方案取舍逻辑

用于描述的方案A是动态铜箔，也就是Dynamic Copper ，其对应的操作是先进行Draw ，接着执行Place Plane Shape ，之后从其中选择动态属性 ，并且要将参数配置里的Clearance设置成0.2mm。还有方案B是静态铜箔，即Static Copper ，此方案的操作是同样先做Draw ，然后开展Place Plane Shape ，之后所选择之属性为Static ，且把参数设置中的Clearance设定为0.15mm。

应用动态铜箔于高速信号线密集的板子，它具备自动避让走线的特性，修改便捷；而对于电源板或者简单双面板，则采用静态铜箔，其运算量微小、不容易报错。在使用动态铜箔进行修改之后，需要记得运行Database Check，当对静态铜箔作出更改从而完成后，要手动重新绘制边界。

【新手需防】常见状况：动态铜箔有大面积被挖空的情形，或者静态铜箔与走线之间的间距并非一致。缘由在于：动态铜箔没有设置优先规则，静态铜箔在复制的时候参数出现丢失。解决举措为：对于动态铜箔，在Edit > Control > Plane Thermal里将Flood Priority设置成1；对于静态铜箔，每次放置之前要重新点选Clearance值。

3 高频报错“Route not complete”完整解决流程

以下是出现的报错情况，布线已经完成的程度显示为百分之九十八，然而剩下的飞线却没办法找到，错误日志给出提示，内容是“未布线的网络包括：接地，3.3伏电源电压”。

一站式流程：首先，开启Edit > Select > Unrouted Nets，软件会自行将未连接网络进行高亮显示。接着，转换至Route > Gloss > Add Via，把参数Via Type选定为Through，数量设定为1。随后，手动于芯片焊盘边缘补充过孔，每做完一次补充便按下F4对飞线予以刷新。第四步，去运行Tools大于Verify Design大于Clearance与Connectivity，把“Check all nets”勾选中，而后等待结果呈现绿勾。要是仍旧出现报错情况，那就点击“Zoom to Error”来定位至断点处，一般而言这是因为过孔被锁定或者布线禁止区产生了阻挡，此时需要解锁过孔（操作步骤为Edit > Properties > Unlock），或者临时关闭禁止区（操作步骤是Setup > Areas > Disable Route Border）。

新手要避开这个坑，这个报错百分之八十是由于隐藏了某一个层的飞线显示造成的，在“Display”里到“Color”再到“Net”选项卡那里，去把“Show unrouted”勾选上，颜色选择红色，除此之外，电源网络建议先进行铺铜然后再去走线，不要依赖自动布线来收尾。

这个方法，对于Mentor Xpedition VX.2.10以及高于此版本的情况，均是有效的。然而，它不适用于那种，器件密度超过了每平方厘米3个BGA的高端板，在那种情形下，是需要改用HyperLynx去做前仿，之后再进行布线的。存在一个简易替代方案：运用Xpedition自带的Auto Router去运行一遍“Fanout only”模式，仅仅生成扇出走位，接着再去手动连接剩余网络。要是你于实际操作期间碰到别的报错情况，欢迎留言阐述具体的那种现象，我会将其整理成下一期的避坑帖子。要是感觉有用的话，请进行点赞分享，从而让更多的新手能够少走一些弯路。

自身实际测试了VX.2.14版本，经历过差分阻抗计算不准确的状况，刚入门的人依照步骤依次进行操作，便能够轻易躲开这类常见的相关问题。

1 完整核对CES层叠结构

将CES（Constraint Editor System）打开，其路径为“Setup > Constraints”。进入之后首要进行的事情，并非立马去更改线宽，而是把“Stackup”选项卡点开。在此处，每一层的介质厚度、介电常数（Dk）以及铜箔厚度都必须手动予以输入。比如说，FR4板材的Dk值一般设定在4.2至4.5之间，厚度依据板厂实际所提供的叠层表来填写，不能够凭借感觉去估算。

《新手需避之坑》，常见的报错情形为阻抗计算时偏差幅度较大。其核心缘由乃层叠参数同板厂实际状况并不相符，尤其突出的是参考层设置出现了差错。解决此问题的办法是向板厂索要最终的叠层确认表格，将CES里的“Impedance”计算器打开，逐个核对各项参数，以此保证阻抗计算所得数值与目标数值之间的误差处于±5%的范围以内。

2 设置差分对规则与耦合参数

于CES当中挑选出网络，以右键点击“Create > Differential Pair”进而创建差分对。关键的操作途径乃是选定新建而成的差分对，于“Properties”面板之内对线宽线距予以设置。推荐将差分线宽设定为4mil，线距设定为5mil，如此组合在通常的FR4板材状况下能够较为良好地把控100欧姆阻抗。随后在“Impedance”之下将目标阻抗锁定为100欧姆。

新手要避开这个坑，这一步常常会碰到因为耦合长度不足从而致使阻抗不连续的情况。核心的出错缘由是仅仅设置了单条线宽，却没有定义“Neck”模式也就说过密区域，解决的办法是在“Diff Pair”属性当中，把“Neck Width”打开，再把“Neck Gap”打开，将它们分别设置为3mil以及6mil，并且勾选“Use Neck for Matched Length”，保证走线在BGA区域能够顺利通过。

3 设定等长匹配与Pin Delay补偿

操作路径为“Setup > Constraints > Net Class” ，要把需要等长的网络归为同一类。于“Matched Length”组当中 ，去设置目标长度公差 ，比如说设定成10mil。此情景需要运用“Pin Delay”功能 ，其路径是“Edit > Properties” ，选中芯片封装 ，导入厂商所提供的内部绑线长度数据 ，这一项必须添加 ，否则绕线就白做了。

新手需避坑，高频报错情况为，绕线完成后长度报告显示合格，然而实际信号眼图测试却通不过。完整一站式解决流程如下，先打开DRC即Design Rule Check面板，勾选“Check Pin Delay”选项，接着重新运行长度计算，若发现误差，右键选择“Update from Fanout”，让软件重新抓取Pin Delay数据。如此这般绕出来的线才真正匹配芯片内部延迟，眼图才能张开。

关于两种绕线方案的取舍

在实际操作当中，对于DDR数据线等长这一情况，我一般会去对比“Accordion”和“Trombone”这两种拓扑结构。Accordion也就是手风琴式，它适合于在有限的平坦空间之内进行绕线，这样虽能节省空间，然而高频损耗会稍微大一些；Trombone即长号式，它适合在空间宽裕充足的区域来使用，其信号质量会更佳优越。要是面对的是走线密度颇高的消费电子板，那么优先选择Accordion可用来挤出布线空间；要是针对的是服务器或者工控板，优先选择Trombone能够保障信号的完整性。

此种方法是基于常规的FR4板材以及50/100欧姆阻抗体系的，它并不适用于高频FPC软板或者特殊陶瓷基板的设计。要是碰到软板的话，就需要把介电常数修正为大概3.5，并且开启CES里的“Flex”模式去重新计算。当你选用CES做等长时，可曾碰到过Pin Delay更新不上去的状况呢？欢迎留言来交流。

实测Altium Designer 24.0.1的本人，曾经历仿真无法运行、结果显著有误的情况，新手只要依照步骤逐一操作，便能够轻易躲开此类常见问题。

1 配置仿真模型库路径

打开软件之后，点击右上角标为“齿轮”的图标进而进入系统参数设置，于“Data Management”选项卡之下寻觅到“Libraries”子菜单。进而把“Simulation Model Path”手动指向你放置仿真模型库的根目录比如D:AD24_SIM_LIB。把推荐值设定为“D:AD24_SIM_LIBStandard”原因是AD自带库与第三方库分开进行放置，能够避免路径冲突以及模型重复加载进而引发的调用失败。

针对于新手而言需要避开的坑，其中较为常见的报错呈现为“Model not found in library”这种情况，而其核心的原因在于，要么是路径设置方面出现了错误，要么是库文件并没有进行解压操作。快速的解决办法是这样的，首先要关闭软件，接着要删除C盘用户目录下的名为“User Libraries”的缓存文件夹，之后重启，重启之后再按照上述所提及的路径设置一次。

2 设置关键仿真参数

于原理图界面那儿，轻点“Simulation”菜单，接着挑选“Mixed Sim”，而后进入仿真设置窗口。首先呢，在“Analysis Setup”当中，勾选“Transient”分析类型，再把“Stop Time”固定设定成“5ms”，另外将“Maximum Step”设定为“10u”。这里有个关键参数，叫做“Maximum Step”，它推荐的数值是10u ，原因在于，对于大部分电源电路来讲，这个步长能够捕捉到开关纹波的细节，而且不会因为步长过小，致使仿真时间一下子暴增几十倍。

【新手要躲坑】要是仿真进度条出现卡死状况，或者长时间处于无响应状态，那么很大概率是步长在设置的时候过小，又或者是电路存在震荡情况。在这个时候，首先要点击“Stop”来中断仿真，还要把“Maximum Step”改成“20u”之后再次尝试。要是依旧不行，那就得检查一下电路当中是不是存在没有连接的悬空节点。

3 运行与导出分析

点击“Run Simulation”按钮之后，仿真波形图会自行弹出，于波形图界面，按住“Ctrl”键，分别点击网络节点“VOUT”以及“GND”，便可差分展现输出电压波形，将光标工具“Cursor A/B”置于波形之上，点击左侧“Report”按钮能够导出“.csv”数据文件，用以后续生成设计报告。

新人避开陷阱，超高频率出错显示“Simulation failed due to convergence issues”的完整解决步骤流程：起始在名为“Simulation”的菜单之下选中“Simulation Options”，把“Convergence”栏里面的“Iterations”从原本默认的50改变为200。若是依旧出现报错情况，那就勾选“Use Initial Conditions”，并且于电路之中添加“.IC 1”这个指令，进而给关键节点设定一个初始电压值。

瞅瞅这俩仿真方案，实际上得瞧瞧场景情况：当追求速度之际嘿，刚才提到的那个瞬态分析就能够满足需求；然而要是你想要去观察电路处于交流小信号状态下的相位裕度，那就必须得换用“AC Sweep”分析。方案二者如何取舍这事儿，其逻辑相当简单哦：进行调试稳定性工作的时候吧得使用AC，而观察实际输出电压波形的时候呢得运用瞬态。

存在这样一种情况，即有一个方法，它不适用于超大规模混合信号电路，像那种带有MCU的整板，这是由于仿真速度会慢到让人根本无法接受。有一个简易替代方案，它是将电源部分拆出来，单独绘制一个小原理图，仅仅仿真这个核心模块。在实际项目里就引发了一个问题，你是使用默认设置在跑通之后就结束工作呢，还是会如同我这般，把“Maximum Step”手动将其压到10u，进而仔细查看波形细节呢？