博客

于我个人而言，实际测试过Cadence Allegro 17.4，曾遭遇因约束规则优先级出现紊乱致使差分对等长功能失效之情况，对于初涉此领域者来说，只要依照步骤逐次进行操作，便能够较为轻易地避开这类常见的问题。

1 设置差分对等长匹配的±2mil公差

对于操作路径而言，先进入Constraint Manager页面，接着找到Electrical选项并点击，之后探寻到Routing，进一步朝着Differential Pair所在之处前行，在那里选中目标差分对，随后右键点击，选择“Create”里的“Pin Pair”，于出现后的“Tolerance”栏内输入±2mil。而这个值是有着最优推荐情况的，就板厂其加工精度一般而言是±1mil，预留2mil的余量，这样做既能确保信号质量，又能防止因过度约束而致使布线出现困难。

这里有新手需注意避开的情况，常常可以见到报错呈现为“No pin pair found”的样子，又或者等长计算的时候显示出“NaN”。其关键的原因在于，并未以正确无误的 manner 创建 Pin Pair，或者差分对网络名未能契合配对要求。能够迅速解决的办法是，于 CM 当中切换至 Physical > Net，去确认差分对成员网络是不是被绑定成 Diff Pair，接着再度创建 Pin Pair 并且进行刷新。

2 两种区域规则设置方案对比

操作的这条路径是：Setup大于Constraints大于Constraint Manager，创造Region Class。方案A是：全局的线宽为4mil，BGA区域的线宽是3.5mil；方案B是：全局的线宽为5mil，BGA区域的线宽是4mil。高速数字板的取舍逻辑之下，选择了A，因为BGA引脚密集，所以需要更细线宽引出，并且阻抗控制允许在±10%的范围内变化；电源板的取舍逻辑之下，选择了B，原因是线宽大，走电流会更安全。

针对于新手需要避开的坑相关情况，存在着区域规则不生效时所出现的报错现象情况，即DRC显示线宽违规，然而实际上明明已经设置了区域规则，其核心原因在于，区域规则的优先级是低于Net属性的，快速解决的办法是，在CM里检查Net的“Line Width”是否设定为Inherit，或者采取删除Net专属约束。

3 解决高频报错Constraint Scope Mismatch的一站式流程

具有报错情况的现象是，在进行保存约束这个操作的时候，会弹出这样的内容“ERROR: Constraint Scope Mismatch”，随后就出现了不能够退出CM这种状况。解决流程如下：首先，打开CM，接着点击File > Export > Technology File，从而导出当前约束作为techfile；然后，使用文本编辑器打开techfile，再搜索 “Mismatch”，进而定位到冲突项；之后，在CM中删除冲突约束（比方说重复定义的Propagation_Delay）；最后，重新导入修改后的techfile（File > Import > Technology File），并勾选Replace Entire Constraints。全程无需重启。

首先，新手得避坑，其根源在于不同的约束集，也就是System和User之间存在定义矛盾，常规情况下重装软件是没有效果的，必须要清理约束集才行。接着，要先备份原设计，之后再去执行操作，以此来防止数据丢失。

有一种方法，它不适合应用于低于16.6的版本，因为在这个版本之下，约束管理器界面存在着较大的差异；有一种替代的方案，那就是提升到17.4以上的版本，或者运用旧版的“CM Batch Edit”这个脚本去进行批量清理约束；另外，对于超高速信号，也就是大于10Gbps的这种信号，建议直接去调用Sigrity前仿，而不要仅仅只是依赖约束管理器。

在实际布线时，你碰到过哪些Cadence高级功能出现的怪异报错呢？把它留言分享出来，要是点赞超过100，我就接着去更新区域规则与Skill脚本联动的教程。

实测Altium Designer 22的是我，我踩过算对线宽结果板厂做出来全出问题的坑。新手只要跟着步骤一步步去操作，就能够比较轻松地避开这类问题。

阻抗线宽计算

步骤一 打开层叠管理器设置介质厚度

轻点“设计”，而后点击“层叠管理器”，选中与信号层相邻的介质层，把PP介质的厚度设定为固定的4.2mil，将介电常数填写成4.2，把目标阻抗设置为50欧姆，线宽先填写5mil从而让软件自行回算。

【新手得防】平常出现的报错情况是，算出来的阻抗为48或者52欧姆，可板厂却讲不正确。其缘由在于，你未曾勾选“包含阻焊层”这般的选项。处理的办法是，于阻抗计算的界面当中，寻找到“阻焊覆盖”的复选框并打上钩，厚度填写为0.5mil，阻抗的值马上就会产生跳变。

步骤二 调用在线阻抗工具双重验证

开启Polar SI9000，选取“表面微带线”模型，输入H1等于4.2密耳，Er1等于4.2，W1等于5密耳，W2等于5.2密耳（梯形线宽呈现上窄下宽的状态），T1达到1.8密耳。点击计算，查看Z0是否处于49.5至50.5之间，若不在此范围则对W1进行微调。

对于新手而言要避开坑，存在这样的情况，众多的人使用W1等于W2这种方式，进而致使计算出现偏差，实际蚀刻之后的线呈现为梯形，所以W2必然要比W1大0.2mil。还有另外一个坑在于T1铜厚填错了，内层若是1oz就填1.4mil，外层1oz电镀之后要填1.8mil，要是填反了，阻抗就会相差3欧姆。

两种方案对比取舍

步骤三 根据板厂工艺选择最终线宽

接收到板厂所送去的阻抗控制表，针对两个方案予以对照：方案A的线宽是4.5mil，方案B的线宽为6.2mil。优先去选择方案B，缘由在于6.2mil的线宽蚀刻良率较高，信号损耗较少。仅当高密度板布线着实无法行得通之际，才会退而求其次选择4.5mil。

【初涉人员谨防出错】被频频完整报告而出的“阻抗呈现不连续状况”致使回波损耗显著增大，其现象表现为信号眼图呈现闭合状态。解决的流程如下：首先要去查找线宽出现突变的地方，将过孔旁边的泪滴予以补充；接着要去查找换层过孔，给回流地孔增添4个；最终让电路板生产厂家测量TDR，查看哪一个位置出现跳变就对哪里进行修复。

不适用场景说明

最关键的参数所具备的最优推荐数值是：FR4板材有着50欧姆的阻抗，线宽为6mil并搭配介质厚度是4.2mil，介电常数处于4.2。其理由在于6mil在常规工艺里蚀刻侧蚀是最小的，并且与常用的1oz铜厚相匹配，能够实现批量稳定的生产。

针对频率多于10GHz的高频板而言，此方法并不适用，对于柔性FPC板同样是使用不了的。可供替代的方案如下：将Gerber直接发送给板厂，提出“依据50欧姆来管控阻抗”的要求，促使他们对介质厚度进行调整。最后向你问询这一话题：你手头着手的项目属于哪种板层结构，计算得出的线宽与板厂所给出的结果相比误差是否大？热情欢迎在评论区张贴截图一同展开讨论。

自己实际测试了Altium Designer 24.7.1，经历过因手动改动200个电阻位号致使原理图跟PCB不相符的那种大坑，新手依照步骤一道道去操作，便能够轻易躲开这类常见问题。

第1步 调出属性编辑面板

于原理图界面按下快捷键S与E，将所有目标器件进行框选，朝着任意被选中的元件右键点击，选取“Properties”。于右下角把Panels打开并勾选“SCH List”，此时会弹出能够进行编辑的表格窗口。

【新手避坑】

好多新手直接通过双击器件逐个进行修改，极易出现漏改或者改错的情况。存在报错现象，即编译之后会出现“Extra Component”这样的警告。究其原因在于，原理图的位号已经更改，然而PCB里对应的器件却没有实现同步。解决的办法是，在修改属性之前一定要确认SCH List里“Designator”这一列处于能够编辑的状态，并且不勾选“Lock Designator”。

第2步 批量替换位号前缀

在 SCH List 表格之中，选中 Designator 那一列，接着右键点击并选择“Smart Edit”。在弹出的窗口里面，于“Formula”处输入 'R'加上 IntToStr(RecordNumber 加上 100)，随后点击 OK。如此一来，所有新的电阻位号将会从 R101 起始并递增，以此避免和原有的器件产生冲突。

【新手避坑】

常见的报错情形为公式不符合规则或者位号出现重复。核心导致出错的缘由是：RecordNumber是从0开始计数的，在加上100之后有可能会和已经存在的位号产生重叠现象。快速进行解决的办法是：首先执行一次“Reset Designators”操作来清空临时位号，接着再运行公式。关键的参数是：将起始值加上100是最为稳妥的做法，其理由在于要留出前100号给固定器件，这样在后期进行改动时数量会比较少。

第3步 同步到PCB并检查

将点菜单中的选项选定为“设计→Update PCB Document”，接着把“仅更新更改的器件”进行勾选。弹出窗口来对比差异，在确认没有错误之后点击“执行更改”。绿色的勾全部亮起意味着同步已经顺利完成。

【新手避坑】

报错频率高时会出现：“Component not found in PCB”这种情况。解决方式是一站式的：要回到PCB界面，通过按快捷键T+C来运行工程链接器，接着手动去和丢失的器件进行匹配。要是仍然失败了，那就把PCB里对应报错的封装删掉，再重新从原理图进行更新。需要注意：对两种方案做对比——①的全局同步适用于位号全部更换的情况，效率高不过容易出现错误；②的逐页同步适宜局部修改，速度慢但是比较稳。大板子要选择①，小板子或者是更改核心IC则选择②。

对于多张原理图且未扁平化的工程，此方法并不适用，要是强行同步的话，层级关系就会丢失。有一个简易的替代方案是，将每张子图生成独立的PCB，随后通过拼板的方式进行合并。你平常在批量改属性的时候，最怕碰到什么样的报错呢？在评论区交流一下，要是点赞超过100，下期就拆解BOM表自动配对技巧。

我亲自进行了 Altium Designer 24.0.1 的测试，遇到过电源模块下方过孔过于密集致使锡膏流动短路的情况，还碰到过散热铜皮单薄造成 MOS 管热关机的问题。新手只要依照步骤逐一去操作，便能够轻易避开这类常见问题。

如何确定散热过孔间距

于PCB布局界面之中，将热源器件（像LDO或者MOS管这类）予以选中，接着点击顶部菜单那里的“工具”，再点“过孔阵列”而后点“属性”。于弹窗之内对过孔直径设置为0.3mm，阵列间距径直填入0.8mm。此0.8mm乃是经我实际测量所得的最优数值。即如若间距小于0.6mm，内层铜皮会被钻断，进而出现开路情况。要是大于1.0mm，热量便无法传递下去，芯片表面的温度差会超过15℃。在2oz铜厚的情形之下，0.8mm的导热效率会提升35%。

【新手避坑】

常常出现的报错情况为，在放置过孔之后，内层的走线出现了短路现象，DRC呈现出一片红色。其核心的原因在于，过孔阵列将底层的走线区域给覆盖了，然而你却忘记去画禁止布线区。能够快速解决的办法是，首先点击“放置” ，接着点击“多边形禁止布线区” ，然后沿着器件的边框画出一圈 ，之后再执行过孔阵列。禁止区的宽度最少要留出0.2mm。

怎样选择散热铜皮厚度

进入“样式规划”迈向“层级统筹控制器所在分支区域”，于电源层级或者地层所处那一行，自“铜质厚度参数选项下拉菜单”里挑选参数，在此为其提供两组实际操作方案进行比较对照：

方案A：有着1oz铜皮，然后要来进行局部开窗加锡，开窗操作是这样的，先切到Top层，接着点击“放置”，再点击“开窗区域”，之后涂在焊盘周围。方案B：是2oz铜皮，直接选厚度。

选择方案B，针对的是那种低功耗器件（2W），或者是长期处于满负载运行状态的情况，该方案散热较为均匀，只是制板费用要比其他贵30%。我打算自己制作电机驱动板的话，一律采取2oz的规格，这样做是为了避免出现返工的状况。

【新手避坑】

对铜厚进行设置后却未更新规则，一旦运行DRC就会出现标识为“间距过小”的报错。错误产生的缘由是，于加厚了铜皮之后，其跟相邻走线之间的电气间距实际上变小了，然而规则依旧维持着默认数值。解决该问题的办法是，点击“设计”，接着点击“规则”，随后点击“间距”，将最小间距从0.15mm修改为0.2mm，之后按下“应用”再度开展检查。

热仿真报错Failed to mesh如何解决

进入ANSYS Icepak软件（此为我所使用的2023 R2版本），点击其中的“Mesh”选项，找到并点击“Generate Mesh”按钮，突然间弹出标有红色字样的提示“Mesh generation failed due to invalid geometry”。关于这个报错情况，我在一个月的时间里遭遇了三次。一站式解决流程表明：

1. 点击“Tools”，接着选择“Check Geometry”，随后软件会将重叠的铜皮区域进行高亮显示。

2. 删除掉存在重叠情况的那块铜皮（通过右键操作，选择“Delete”选项），或者运用“Move”功能将其挪开起码0.1mm的距离。

3. 对所有器件的厚度展开检查，用鼠标双击器件之后选“Properties”，将厚度调整设定成为0.2mm以上，因为零厚度的情况是没办法进行剖网格操作的。

4. 再次去点“Generate Mesh”，将“Force remesh”进行勾选，这样就完成了。

【新手避坑】

万万不可直接去放大全局网格尺寸，像是从0.1mm变更为0.5mm这种情况，虽说能够运行成功，然而仿真结果将会偏移超过30%，进而误导你去加大散热余量，还得先对几何体进行修复，之后再剖分网格，如此精度才有保障。

适用本方法的并非是柔性PCB或者陶瓷基板，柔性材料热导率差异过大，0.8mm过孔间距需重新进行仿真，陶瓷基板变更为银浆填充孔。简易的替代方案为，在柔性板之上粘贴0.5mm厚的导热胶垫，再添加铝合金背板，经实际测试散热满足所用要求。你手头的板子是否遭遇过因散热过孔堵孔而致使的虚焊情况？在评论区谈谈你的解决方式，觉得有效就点个赞并分享给同事。

本人实际测试了Matlab/Simulink 2023a，在此过程中踩过因数据插值误差致使轨迹偏移了整整5个像素点的坑，对于新手而言，只要依照步骤一步步去操作，便能够轻松地躲开这类常见问题。

1 配置数据同步时间戳

拿出Simulink Data Inspector，步入Tools菜单之中对于Signal Logging的设定，寻觅到“Interpolation method”所属的下拉框，将容差参数设定成0.001秒。进入操作路径，先找到Modeling选项卡，接着进入Model Settings，再进入Data Import/Export，然后勾选“Single simulation output”，最后固定参数值为1e-3。

针对于毫无经验的新手们而言，务必要避开的坑是，经常见得的报错情形为“Time vector mismatch”，又或者是数据曲线呈现出毛刺状。而最为主关键的内在缘由在于，仿真过程当中所采用的步长跟数据采样原本所设定的周期二者并不相匹配，进而致使线性插值这一操作引入了相位误差。快速能够实现解决的办法是，首先要去确认模型步长已经被设置成为较为固定的步长即为0.001秒，随后运用resample函数将所有信号的基频统一起来。

2 低通滤波截止频率最优值

于 Signal Processing Toolbox 之中，拖入 Digital Filter Design模块，双击予以打开，把滤波器类型选定为“Lowpass”，将截止频率设定成 10Hz。其理由为：根据实测情况，5Hz 以下会致使真实响应峰值被压扁，15Hz 以上又无法滤除高频噪声，10Hz 刚好处于控制环路带宽（大约为 8Hz）与传感器噪声基频（大约为 12Hz）之间，此时误差均方根是最小的。

对于新手而言，在运行之后，波形居然出现十分严重的延迟现象，或者幅值出现衰减的状况，这是怎么回事呢？那种情况其实是因为滤波器阶数设定得过高了。默认的8阶会致使群延迟超过50ms，这种情况下，若把阶数降低到4阶，并且同时勾选“Zero-phase filtering”选项，便能够保住信号边缘的状态。

3 两种插值方案取舍对比

方案A：采用线性插值这种方式（此为Simulink默认情形），其路径是：Configuration Parameters ，接着是Data Validity ，然后是 “Linear”。方案B：运用三次样条插值，要在命令行输入set_param(gcs,’InterpMethod’,’spline’)。实作测量进行对比，线性方案所具备之速度较快（每一步骤为0.2毫秒），然而存在着约0.3%的误差，使其适用于实时仿真；样条方案的误差仅仅为0.05%，但花费之时长为1.5毫秒，故而适合用于离线回放。

谨防新手步入误区！当运行样条插值之际，遭遇了“Out of memory”这般的报错情况，其缘由在于数据点已然超过了10万个之多。具备完整的解决流程：起始阶段要暂停仿真操作，借助downsample(logsout,10)去压缩信号，之后再开展插值行为。务必牢记：在实时场景当中，倘若毫无头绪，就无脑选择线性方式，只有当精度无法满足需求之时，才切换至样条方式。

此次最后进行提醒，此方法针对于纯离散系统，或者是带有强非线性摩擦环节的模型并不适用，因为会出现放大抖振的情况。其替代方案是采用自适应卡尔曼滤波器，先对摩擦参数进行辨识，然后再进行补偿。你所处理的是何种类型的仿真误差呢？欢迎在评论区贴图，我会帮你查看具体应当如何进行调整。

本人依据实际情况对Altium Designer 22进行了测试，经历过因过孔冗余致使DRC报错以及制板费急剧上涨的状况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易躲开这类常见的问题。众多工程师在绘制板子时习惯多打几个过孔以期求稳，然而查看板厂报价单后发现，过孔数量直接使得成本上涨了30%。下面的这套三板斧是我在项目中经过一番努力而总结出来的。

怎样快速定位冗余过孔

1. 将PCB文件打开，依照【设计】，接着选择【规则】，随后进入【电气】下面的【过孔间距】，把最小间距设定为0.3mm（此为最优推荐数值，即低于0.25mm相当一部分板厂无法制作，高于0.35mm又会造成布线空间的浪费）。之后点击【工具】，再选中【设计规则检查】，仅仅勾选“过孔到过孔”这一项，点击“运行DRC”。软件会将所有间距违规的过孔进行高亮显示，那些距离挨得太近的基本上就是多余的。

【新手避坑】

常有报错情况，为“规则间距设置过大致使全板出现误报”，其核心缘由在于板厂的工艺能力难以契合你所设定的值。快速解决的办法是，通过电话询问板厂最小过孔间距的能力，普通FR4板且是1oz铜箔的状况下，通常能够支持0.25mm，那么你便设置为0.3mm以预留余量。不要傻乎乎地去增大间距，那样会使得精简失去效用。

合并过孔时注意什么

2. 那你得先去选中两个属于相同网络的过孔，就比如说GND网络，然后，你要右键，接着再去点击【操作】，之后再选择【合并过孔】，此时会弹出一个窗口，在这个窗口里你要设置合并之后过孔的直径为0.5mm，还有它孔壁的铜厚为25um，等设置好了之后点击OK。当你完成合并之后，记得要按照【工具】，然后点击【铺铜】，最后再选择【重铺所有铜箔】，要是不这么做的话就会出现孤铜的情况。要知道这个操作是能够把相邻的同网络过孔变成一个大孔，并且数量会直接削减一半。

【新手避坑】

报错“没法合并不一样网络过孔”极为常见，缘由是两个过孔，其一连接GND，其二连接信号。解决办法是，首先按下【S】→【查找相似对象】，筛选出网络名称相同的过孔组，接着执行合并。要是板子上网络杂乱无章，建议先借助【全局编辑】统一修改网络名，而非强行合并。

批量精简如何防开路

3. 按下【S】之后寻找相似对象，接下来设置“过孔直径”为任一个数值，随后单击确定。在右侧的PCB检查员面板当中，手动将“数量变小（举例来说从10个降低至7个）。更为稳定的办法是点击【工具】接着选择【过孔精简器】，设置目标过孔密度每平方英寸不超过50个，之后工具将自动去除多余部分。每一次精简操作完成之后必须执行一遍【网络连通性检查】。

【新手避坑】

一站式解决高频完整报错“精简后开路”：首先，运行【网络连通性检查】来定位断路网络，此操作会显示红色叉号；接着，按【U】再按【M】手动添加回流过孔，孔径要保持为0.3mm；然后，重新运行DRC直至无报错。要记住，操作前需先进行【文件】→【保存为副本】，别问我是怎么知晓的。

动手工方式逐个去进行检查而后删除，适用于那种简单的板，这种板过孔有500个，其具备速度快的特点，不过可是必须要进行二次验证连通性才行。要是赶交期的话那就采用手工方式，而制作服务器主板的时候则运用自动精简的办法。

此方法对射频微波板不适用（过孔精简会致使阻抗改变），对高压爬电板也不适用（过孔间距缩小有可能造成击穿）。替代的方案是：射频板改采用背钻或者盲埋孔，高压板严格依照UL标准保留安全间距。你于精简过孔之际碰到过哪些奇特的报错？在评论区发出来，点赞并收藏这一篇下次进行画板时直接照着抄作业。

实测Windows 11 22H2的本人，踩过更改完网络名后打印机共享全部挂掉、远程桌面接不上的大麻烦，新手依照步骤一步步去操作，便能够轻松躲开这类常见问题。

第一步 打开网络连接面板

分别按下Win与R键，输入ncpa.cpl后回车，或者进入控制面板，接着找到网络和共享中心，再点击更改适配器设置。寻找到当前正在使用的上网网卡，也就是以太网或者WLAN，用鼠标右键点击，选择重命名，输入你期望的名称，例如办公有线网络，之后按回车进行保存。

【新手避坑】

改名之后网络直接就断开了？别慌张。这是由于系统重新加载网卡驱动所造成的。核心的原因在于改姓刺激引发了适配器重置，老的驱动来不及做出反应。快速解决的办法是：再次右键点击该网卡，然后选择禁用，等待5秒钟，接着再选择启用，这样马上就能恢复了。

第二步 同步注册表里的网络名称

仅是更改面板之中的名字是没有作用的，在重启之后常常会再次变回为“网络２”“网络３”，一定要进入到注册表，通过Win + R输入regedit，进而定位到。

电脑注册表中，位于本地机器的键 HKEY_LOCAL_MACHINE 下，软件项 Software 里，微软相关的 Windows NT 部分。其所属当前版本下，有网络列表 NetworkList 这一分类。该分类内又包含配置文件 Profiles。

在如下位置存在着一堆文件夹，这些文件夹皆有着{长串ID}，需要逐个将其点开 ，再去查看右侧ProfileName的值，从中找出那个等同于你旧网络名的，之后通过双击把它改成与新名完全相同的样子。

【新手避坑】

到底是怎么回事呢，改完注册表后重启竟然又变回原来的样子了？原来是因为还有另外一个位置没有进行修改呀，这个位置就是：HKEY_LOCAL_MACHINESOFTWAREMicrosoftWindows NTCurrentVersionNetworkListSignaturesUnmanaged。

接下来同样是去进行寻觅把陈旧的名称改换为崭新的名称。关键的参数给出推介：ProfileName这个字符的数量不可以超出十五个（其中包含中文）。原因是：一旦超出之后部分年代比较久远的路由器（就像是TP-Link旧款式的那种）会将名称截断，进而致使网络配置文件出现损坏。

第三步 刷新组策略并固定防火墙规则

通过按下Win键与R键，接着输入gpupdate /force并按下回车键，等待出现提示表明更新已完成。之后进入控制面板，再进入Windows Defender防火墙，接着进入高级设置，随后进入入站规则，从中找寻依赖旧网络名的规则，比如远程桌面规则，用鼠标右击该规则选择属性，再进入作用域，将远程IP地址下面的网络名称修改为新的，否则防火墙会按照原来的方式进行拦截。

【新手避坑】

名字更改之后共享文件夹无法打开，出现报错显示“无网络权限”，完整的解决流程如下：首先，要检查工作组是否变为空白，具体操作是右键点击此电脑，选择属性，接着点击更改设置，将工作组名重新设置为WORKGROUP；其次，以管理员身份运行netsh advfirewall set currentprofile settings inboundusername enable。先重启Function Discovery Resource Publication服务，然后务必设为自动。

两种方案对比 手动改 vs 工具改

单台电脑、固定办公场景适用的上面提到的三步手动改法，能做到彻底干净且没有后门，然而却需要耗费五至十分钟的时间。具备如 Network Profile Changer v1.2 这类工具的改法，可以兼容批量十台以上的电脑，能够一键进行批量改名，不过该工具常常会被杀毒软件报毒，并且在更新更改完成之后注册表当中会残留旧的键值，每当更换路由器时必定会出现称作“未识别的网络”的状况。具有这样一种取舍逻辑，对于家庭用户或者小型工作室而言，要是没有特别需求，那就毫不犹豫地选择手动操作方式；而对于 IT 运维人员来说，只有在进行批量部署工作的时候，才会选用相关工具，并且在使用完毕之后，马上就将其卸载掉。

本方法不适用场景

假设你的网络名始终称作“网络2”，然而上网时所有状况均正常，那就无需进行更改，要是更改了反倒极有可能引发上面所提及的那种隐患。另外还存在一种情形：公司的电脑添加了域控，在改名以后域策略会强制性地同步恢复为原名称，那可就白费劲了。备选办法：别对名字执意纠缠，径直给网卡设定固定备注（前去注册表HKEY_LOCAL_MACHINESYSTEMCurrentControlSetServicesTcpipParametersInterfaces下创建字符串值“InterfaceName”）。你依照着去操作是在哪一步出现卡顿了呢？在评论区上传截图，我来帮你留意查看一下。

本人对此进行了实地测试，所测乃是Cadence Allegro 17.4，在此过程中，踩到过因阻抗不连续而引发的信号反射这个坑，对于新手而言，只要依照步骤，一步步去进行操作，便能够较为轻松地避开这类常见问题。

第一步 设置叠层与阻抗计算

开启Stackup Editor，于Cross-section栏确定四层板，TOP层线宽是6mil，介质层厚度为4.2mil，参照GND层。挑选SI9000工具，录入介电常数4.2，目标阻抗50Ω，点击Calculate得到线宽6.2mil。

【新手需规避的问题】，常见的报错情况为，阻抗实际测量所得仅仅只有45Ω。其缘由在于，没有对铜的厚度以及蚀刻补偿进行计算。解决的办法如下所示：在Line Width当中，手动添加0.3mil的补偿值，之后重新同步至Constraint Manager。

第二步 差分对走线规则配置

走入Constraint Manager，选中Differential Pair，将Primary Gap设定为8mil，让Primary Width维持在6.2mil。勾选Min/Max Propagation Delay，把最大值限定为5.2ns。在使用Route > Add Connect进行拉线操作时，切换到Dp模式实现自动耦合。

要避免新手踩坑，“Unequal Length”报错误常出来现身，其最为主要关键的缘由核心之处是一条线过多多环绕走过孔。解决解法办法是，把多余过剩的过孔删除移除掉，借助Delay Tune手动自行进行对齐调整弄齐，每一次一回进行调整变动之后刷新Phase Tolerance使其在1mil范围以内。

第三步 等长绕线实战操作

寻得要去匹配的NET组，选中Route，再选中Phase Tune。将Target Length设定成1250mil，把振幅选定为15mil，间隙确定12mil。于布线区绘制弧线波浪，软件会自动去计算差值。推荐关键参数：差分对线宽6.2mil、间距8mil，其理由是该组合在FR4板材情形下损耗是最小的，并且能够压制共模噪声。

【新手需避坑】，绕线之后报出“Timing Violation”，现象乃是信号边缘过陡，快速实施的方案为，把目标长度改成1245mil，并且增添2组小弧线用以吸收过冲，经过实测2000次开关之后变得稳定。

两种绕线方案对比

方案一为蛇形绕线它适合板卡空间小于5cm²、线速3Gbps以下的情况 ，方案二是波浪形绕线它适合5cm²以上、5Gbps以上高速链路的状况 ，取舍逻辑是蛇形节省面积但回损大 ，波浪形面积多10%但回损低6dB ，高频场景无脑要选波浪形。

解决高频完整报错：出现这样的报错内容 “Reflection Over 15%”，呈现出的现象是眼图闭合。一键流程如下：先是将终端电阻从 49.9Ω调整至 47Ω。接着在 LineSim 里添加串行端接 33Ω。最后重新运行 TDR 查看阻抗从 55Ω回落至 50Ω。

此方法不适用于多层软硬结合制成的板，也不适用于速率在12Gbps以上的SerDes。有替代方案：可改用微带线与共面波导相结合的方式，或者直接运用仿真工具HyperLynx预先进行调试。在你实际操作的过程中，还碰到过哪些显得十分诡异的反射报错情况呢？请在评论区将其分享出来，若点赞数量超过一百，我便会推出下一期治理串扰的硬核笔记。

实施测试Altium Designer 24.0.1的就是本人，曾遭遇标号重复致使DRC检查呈现一片红色的状况，新手倘若依照步骤逐个进行操作，便能够轻易避开此类常见的问题。

第1步 复位所有器件标号

操作的路径是，顶部的菜单栏那里的「工具」，接着是「注释」，然后是「复位原理图器件标号」。在弹出的对话框当中，“作用范围”要选择“所有器件”，“包含双重标号”得打勾，“当前标号列表”全部选中之后点击“确定”。这一步会把所有标号清除成为带着问号的状态，像是处于如R?、C?这样的情况。

【新手避开坑洼之处】常见出现报错之情况为“无法对部分器件进行复位操作”，其缘由在于原理图当中存在着处于锁定状态的器件标号。核心致使出错的原因是：曾经手动对标号属性里面的“锁定”勾选框做过修改。能够快速解决该问题的办法是：通过框选的方式选中所有器件，于属性面板处取消“标号锁定”这一设置之后再次去执行复位操作。

第2步 批量重命名并设置起始值

操作的路径是这样的，先是「工具」，接着是点开后进去「注释」，尔后再找到其中的「原理图标注」。在“标注配置”这个地方，“顺序”要选择排列方式成“那么是从左到右，并且是从上到下”，“起始索引”填写的数字为1，“增量”填写的数值是保持为1，这可是关键参数最优的推荐数值。原因在于，增量为1能够确保标号呈现出连续性且不会出现跳号的情况，后续在进行BOM导出的时候，就不会发生类似于R5之后直接就是R7这种那种怪异的空缺现象，如此一来就方便了物料核对呀。

针对新手避坑，存在这样一个常见现象，起始索引填写成了100，然而结果却是标号自R100开始飞得很高。其出现出错的核心原因乃是，没有留意到“复位后当前标号已然是R?”，起始索引实际上就是第一个器件的编号。而解决办法是，要是想保留原编号范围，那就先手动记下最小标号值，之后再填入起始索引。

第3步 同步更新PCB标号

此操作的路径是，先找「设计」，然后选「更新PCB文档」，在出现的“工程变更指令”对话框里面，仅仅勾选“器件标号”这一行，接着点击“验证变更”，以此确认没有红叉，之后再点击“执行变更”。到这一步，原理图与PCB的标号就已然完全一致了。

给新手的避坑提示：存在高频完整报错，内容为“标号冲突 – 两个器件同时被指定为R5”。有一站式解决流程，先是回到原理图，接着再次执行第1步来复位所有标号，之后在执行第2步的时候，要把“起始索引”改成当前PCB上最大标号加1（举例来说，要是PCB上最大的是R10，那么起始就填11），最后重新执行第3步，冲突便会自动消失。

两种实操方案对比

方案A（自动标注）：完全依照上述三步来自动进行排序，它适用于新板设计、不存在旧丝印依赖的那种场景。方案B（手动预设编号）：首先要在第2步的“标注配置”当中导出CSV，接着修改特定器件编号之后再导入，它适配于维护旧板的时候保留关键器件的固定编号（像是电源入口的F1）。取舍逻辑：要是追求效率那就选择方案A，要是需要固定编号那就选择方案B。

不适用场景说明

这个方法是不适用在PCB丝印层已经进行了精密位置调整，并且完成了丝印导出生产的板子的，这是由于重新标号之后，丝印是会随着标号而移动的。替代的方案是，当仅仅修改三五个器件的时候，直接在原理图中双击器件，在“属性”面板里面手动去修改“标号”的值，而后单独执行「设计」→「更新PCB文档」，只对这几个器件进行更新。

你认为于批量进行改标号期间，最令你感到头疼的究竟是，PCB丝印位置完全变得混乱无序，还是与BOM的联动核对呢？在评论区交流一下你的实战经验，点赞并且分享出去从而让更多工程师能够减少走弯路的情况。