作者： 智行者IC社区

实测Altium Designer 23.8.1的本人，踩过复用模块遭位号全乱、网络名冲突致DRC报错这两大坑，新手跟着步骤一步步操作，便可轻松避开这类常见问题。

硬步骤一：复用前统一位号偏移量

打开印刷电路板面板，选中那要进行复用的电路模块，执行菜单栏当中的“工具”，接着选择“器件位号”，再选择“复位位号”，把偏移量设定为1000。具体的路径是，选择“设计”，然后选择“复用块生成”，在“位号起始”的输入框当中填入数字1000。选中所有的目标元件，右键点击“位号编辑”，将增量步长固定为1 ，起始值定位在1000 ，点击“确定”。

【新手需防】常见出现报错为“位号重复”，或者是“Comp has duplicate designator”。其出错的原因在于，原模块的位号和目标板已有的位号出现重叠，比如说都是R1、C2。解决的办法是，不要采用默认的偏移0，一定要给新模块一个足够大的起始值，我经过实际测试1000是最佳的，这样既能够避开低位号区，又不会超出元件的上限。

硬步骤二：手动匹配网络名前缀

1. 执行“设计”这一操作，接着选择“生成复用块”，之后勾选“保留网络标签”。2. 导出之后，在新工程里放置复用块之前，要先去打开“工程”，然后选择“网络表管理器”。3. 找到原模块所有网络名比如VCC_1、GND_1，接着批量添加前缀“RE_”。4. 操作是选中网络，点击右键选择“重命名”，输入“RE_”加上原名。5. 保存之后再去放置模块。

[新手需避的坑]，常见的情况是：放置之后飞线全都乱掉，或者铜皮连接到错误的网络那里。核心的缘由是：原板的网络名（就像5V_OUT）与新板已经存在的5V_OUT直接出现短路状况。方案的对比情况是：方案A（添加前缀）适宜两个模块独立进行供电，方案B（不更改名字直接连接）适用于同一电源树。取舍的逻辑是：模块之间有隔离或者是不同电压的选择A，同源共地的选择B。我通常使用A，防止意外短路发生。

硬步骤三：清除残留位号锁存

在放置复用块之后，马上执行“工具”这个操作，接着向“复位重复位号”进行点击，范围选择“当前文档”，还要勾选“仅处理未锁定元件”。随后运行“设计”方面的动作，再向“类生成”进行点击，参数选择“按前缀分类”，阈值设定为3。最后呢，进行“报告” 至“违反规则检查”的操作，仅仅勾选“Component clearance”以及“Net Antennae”。

【新手需防】高频率呈现的全然报错：“未知引脚”或者“悬空铜箔”。完整的化解流程：其一，开启“消息”面板，记录下全部报错坐标。其二，切换至“PCB列表”，筛选出“锁定状态为真”的项目，全部选中并解锁。其三，再度运行“复位位号”，这回勾选“强制更新锁定元件”。其四，移除报错坐标周边0.5毫米范围内的孤立过孔。其五，保存之后关闭接着重新打开工程，报错便会消失。整个流程10分钟即可完成。

特意需要说明，此方法不适用于那种如背板加上子卡这般的多板互联系统，原因在于位号偏移会将背板映射关系打乱。替代的方案是，改用处于“多板项目”之下的“层次化复用”，每个子板单独进行编号，不设置偏移。

会让你觉得头疼的复用场景，你认为还有哪一个呢？欢迎在评论区留言，要是点赞超过100，我就会推出下一期的《差分对复用避坑手册》。

我亲自进行了Synopsys DC 2019.03以及Cadence Genus 19.1的实测，还遭遇了时钟约束传递丢失的状况，就新手而言，只要依照步骤逐一操作，便能够轻易躲开这类常见问题。这两款工具在综合阶段都各有特点，我持续运行了一周的脚本，将最棘手的三个实际操作要点都梳理清楚了。

时钟约束怎么设才不踩坑

1. 操作的路径是，在DC当中运用create_clock -period 10 [get_ports clk]，在Genus里面同样这个命令，不过要注意-period的单位是ns。参数是固定的，时钟周期10ns对应的是100MHz，输入端口的名字必须是clk。初涉者需避开陷阱，报错显示“Can’t find port ‘clk’”，其原因在于端口名的大小写并非保持一致。快速的解决方式为：首先运用get_ports clk进行模糊匹配，以此来确认真实的名字，随后再实施替换。

时序报告到底怎么看

2. 执行生成报告操作：针对DC输入report_timing -max_paths 1000 -delay_type max，针对Genus输入report_timing -to [all_outputs] -max_paths 1000。菜单路径方面：在DC的Timing所对应的Report Timing窗口里勾选“unconstrained paths”标记。刚刚接触的新手要避开容易出现的错误情况是，报告之中全部都是“NA”或者“?”。核心产生的原因则是，没有完成compile这个操作就生成了报告。需要先去执行compile_ultra（DC）或者syn_opt（Genus），之后再重新运行。

面积和速度怎么取舍最划算

3. 重要的参数有着最佳的推荐数值，其中面积的目标是设定为0.9，这是相对于默认的1.0而言的。其原因在于留下来10%的布线剩余空间，以此来防止在后续的布局过程中，走线出现拥挤堵塞的情况，进而导致时序出现崩溃的状况。这里存在着一组就两种实操方面的方案进行对比的情况，其中方案A是采取激进的压时钟方式，也就是用set_clock_uncertainty 0.1，这种方案适合频率大于或等于500MHz的设计情形 ；而方案B是采用保守的节省面积方式，即通过set_max_area 0加上set_clock_uncertainty 0.3来达成，此方案适合那些低功耗意义下的物联网芯片。关于取舍的逻辑是这样的，要是时序余量处于一种紧张的状态，那么就选择A方案，要是芯片成本对其敏感的话，那就选择B方案。新手要避开那种，面积随着优化反而越来越大的，这种相反的现象。其原因在于，没有把自动插入测试逻辑给关掉，需要用set_test_hold 0来强制性地关闭。

高频报错一站式解决

报错完整具体为，“Error”，即“无法在 ’work‘ 库中找到 ’TOP‘ 设计”，此情况为“DC – 009”。处理步骤如下：首先，核查link_library的设定情况，其必定得涵盖“*”；接着，运用list_designs去确定当下读入的顶层名称；然后，要是显示为空的话，那就借助read_verilog -netlist top.v再次进行读取；最后，执行link操作之后再运行check_design。这套流程我连续验证过三次，每次都管用。

混合信号芯片，或者门数超过50万的大模块，本方法并不适用，在那种场景之下，DC和Genus的分布式综合模式更具合适性。替代办法是：分拆成为子模块，每个模块单独完成约束之后再进行拼接。欢迎于评论区抛出你所遇到的奇葩报错截图，点赞数量超过100，我会继续去扒后端布局布线对比。

有本人亲自进行测试的Altium Designer 24.0.1，经历过在使用快捷键保存后出现失灵状况以及切换层时软件直接卡死这种情况，对于新手而言，只要顺着操作步骤一步步去做，便能够较为轻松地躲开这类常见的问题。

PCB快捷键自定义

启动AD软件，之后，点击右上角处的齿轮图标，进而进入Preferences，于左侧导航栏寻觅到System下的Shortcuts，在搜索框键入“Interactive Routing”，选中相应命令，在右侧按下你打算设置的按键，像我惯常用F2当作走线启动键，接着点击Assign。除此之外，建议把走线的默认宽度设定为0.254mm（10mil），其缘由在于，这样能够适配大多数1oz铜厚板厂的制程能力，要是过细就容易出现断线情况，倘若过粗则会挤占相邻走线的空间，并且信号完整性也较为均衡。

【新手需避开的坑】常见出现的报错情况为：在按下按键之后，会提示“Shortcut already assigned to…”。其核心的原因在于，该按键已经被其他的命令所占用，举例来说，F2有可能默认状态下是用于缩放操作的。能够快速解决问题的办法是：首先记下产生冲突的命令，接着点击Clear来清除原本的分配设置，或者去更换成另外一个组合键，像是Ctrl+F2。千万不要直接去覆盖Space、Tab这类属于系统级别的热键，不然的话，就连放置过孔都会变得混乱不堪。

快捷键批量导入导出

当进行换电脑这种行为或者着手实施重装系统这一操作时，并不需要逐个去重新开展设置。在名为Preferences – Shortcuts的界面的右下角位置，点击Export按钮，将其保存成为.ini格式，把名称命名成像“my_shortcuts_2026”这样的形式。到新的电脑上同样进入到该界面，点击Import来加载文件，接着再点击OK就能够一键实现还原所有自定义这个目的。整个的这一过程所耗费的时间不到30秒，比起通过手工方式进行重设节省下了大把的时间。

【新手需避坑】导入完毕后，有没有发现快捷键根本就完全没有任何变化？其核心的原因在于，新旧软件版本并非一致，就好比将AD20的配置导入到AD24中，会出现格式不兼容的情况。那快速解决的办法是什么？就是用记事本把导出的.xml文件打开，查看第一行那个版本号，然后手动把它改成当前软件版本对应的号码段；又或者仅仅只导入“User”节点之下的常用命令。在导入之前，一定要务必先Export一份默认配置用来做备份，不然恢复起来将会非常麻烦。

两种切换层方案对比

进行多层板布线期间，快速更换信号层属于高频操作。方案一是按下数字键2切换至底层，按下3切换到顶层。方案二则是运用小键盘的+/-键循环更替所有电气层（顶层→内层1→内层2→底层）。方案一具备直观快捷的特点，然而要是你习惯借助数字键去调整线宽（例如1设定为0.2mm，2设定为0.3mm），便会直接产生冲突。方案二不占用数字键，但需要记住循环方向。

【新手避坑】取舍逻辑清晰得很：简单双面板仅有顶层与底层，使用方案一效率是最高的，手指无需离开主键区。四层以上并且需要频繁切换内层电源层，推荐方案二搭配Shift加数字键能直接跳转到指定层。本人实际测试在6层板设计当中，用+/-键切换并配合按住Shift加4切到内层2，比单纯数字键要顺手许多，也不会错误修改线宽。

快捷键保存报错一站式解决

要是你在完成快捷键的相关设置之后，对软件进行关闭操作，并再次将其打开，却发觉所有自定义内容全都不见了，而且还弹出了“Access violation at address 0x00000000”这样的报错提示；那先不要着急着去进行重装操作。强行关闭AD，寻得打开路径C:Users你的用户名AppDataRoamingAltiumAD24Preferences，将User.xml文件移除，重启该软件后再度设置一回快捷键，而后正常关闭软件便可使之固化，整个过程在五分钟之内完成。

【新手避开陷阱】这个出现报错的关键原因是，用户配置文件出现损坏，或者存在写入权限不足的情况。快速进行解决的办法是：删除User.xml之后，要是依旧报错，右键点击AD图标，选择“以管理员身份运行”，接着重复上述删除再重新设置的步骤。注意在删除之前，复制一份User.xml用来做备份。要是仍然失败，进入注册表，删除HKEY_CURRENT_USERSoftwareAltium下的对应项（此仅限高级用户，误删有可能影响其他设置）。

此方法主要适用于Altium Designer 20以及超过这个版本的情况。要是你使用的是Protel 99SE或者更早的PADS，快捷键设置的方式全然不一样（多数是借助修改.mcr宏文件或者命令行）。有替代的方案：直接采用软件默认的快捷键（像F2用来走线、+/-用于切层），亦或是去购买带有编程宏的鼠标，将常用的操作录制到鼠标的侧键上。你在实际的板子布线时还碰到过哪些快捷键方面的坑呢？欢迎在评论区分享一下，大家一同来避雷。

本人实际测试了Altium Designer 24.0.1，经历过原理图与PCB网表比对遭遇失利从而致使飞线出现错乱状况的情况，对于新手而言，只要依照步骤逐个进行操作，便能够轻易地躲开这类较为常见的问题差错。

步骤1 编译工程定位错误源头

当把原理图文件开启之后，去点击菜单栏当中呈现的【工程】，接着再点【编译 PCB 工程】，随后系统就会自动弹出 Messages 面板。着重对其中跟“Netlist”相关的警告展开检查，比如说存在某网络仅仅连接了一个引脚这种情况。

【新手避坑】

出现频率较高的报错称作“Port Connection Issues”，其缘由是在层次化设计这个过程当中，其中的子图端口出现了未匹配的状况呢。而核心的出错之处在于顶层图的端口名跟子图的端口名并不一致呀。想要快速解决的办法是，在Project面板那里右键点击，然后去执行【工程选项】这个操作，接着勾选“检查重复网络标号”，之后重新进行编译就可以了。

步骤2 导出网表并设置关键参数

点击【设计】，接着选择【工程的网表】，再点击【Protel】，于弹出的窗口之中，把网络标识符范围设定成“Flat（仅适用于单张原理图）”；关键参数最大引脚数的推荐数值设定为500，其理由是：一旦超过这个数值，在导入PCB的时候，很容易出现内存溢出的状况，特别是针对大型板卡以及多BGA器件的情况。

【新手避坑】

出现报错“Failed to add net class”这一情况，其缘由是，网络类名称当中包含有诸如斜杠之类的非法字符。而解决的办法是，回到原理图，在网络类管理器里把名称更改成仅仅由字母数字构成的形式，之后再重新进行导出。

步骤3 PCB导入比对与ECO执行

转向PCB文档，单击【设计】，然后点击【Import Changes From…】，将所有网表变更条目勾选起来，首先点击“验证变更”，待绿色打勾之后再点击“执行变更”。两种方案进行对比：

方案A：全量导入，适合改板少、原理图大面积重画

方案B，仅ECO模式，此模式存在于工程变更单须手动去勾选差异项这个情况里，它适合用于微调走线，且不改动元件封装。

新板推荐方案A，改板优先方案B。

【新手避坑】

高频出现报错内容为“Netlist has unexpected pin ‘GND’”，其完整的解决流程如下：

1. 记下报错引脚所在元件位号（如U1-3）

2. 回到原理图，去检查那个引脚，看它是不是隐藏了电源属性，然后双击元件，把“隐藏”的勾选取消掉。

3. 再次导出网表，在PCB里，要先去执行【设计】这一操作，接着执行【网络表】这一操作，然后执行【清除全部网络】这一操作。

4. 再次导入，问题消失。

那种多板系统（像背板加上子卡那样类型的）的跨板网表校验，本方法并不适用，针对这类场景，建议运用 Cadence Sigrity 的 SystemSI 去做系统级互连检查。有个简易的替代办法，就是把各板的网表合并成单个文件，手动去标注跨板连接点，之后再重复以上所说的三个步骤。

有没有碰到过那种最为诡异的网表报错呀，把它在评论区抛出来，一块儿瞧瞧要怎么破解呢。

对本人而言，进行了Mentor Xpedition VX.2.10的实际测试，经历过因中心库路径遗失致使所有封装呈现变灰状况的情况，新手依照一步步的操作流程去做，便能够轻易地躲开这类常见的问题。

第一步 正确设置中心库全局路径

开启Xpedition Designer，步入Setup > Settings > Library > Library Paths。摁下Add，键入完整网络路径\serverlibcentral，将参数“Priority”设定成1。关掉软件再度开启加以验证。

新手需避开的坑，有着常见的报错情况，即Symbol或者Cell呈现为灰色且不可选。其核心原因在于路径没有生效，或者权限是不足的。快速解决的办法是，检查Windows凭据管理器有没有保存服务器密码，重新启动Xpedition Layout。

第二步 网表导入前预处理

开启Project Editor，挑选Tools > Netlist > Import这个选项。勾选“Create Unrouted Nets”，将参数“Max Error Count”填写为50。点击Browse来选择EDIF文件，取消对“Use Default Mapping”的勾选。

【新手需防入坑之处】，出现了报错情况，即“Netlist contains unknown part”。其缘由在于，Part Number跟中心库名称并不相称。而解决的办法是，借助Excel将网表打开，去跟中心库的Part List进行对照比较，把错误的名称进行批量替换之后再重新进行导入。

关键参数推荐 过孔孔径优选0.3/0.6mm

设在设置里面的约束里的过孔定义当中，把微通孔设定成零点三毫米，把埋孔设定成零点六毫米。原因是，零点三毫米能够满足球栅阵列零点八毫米间距出线的要求，零点六毫米可以确保电源层的载流能力，这两者组合起来能够避免信号反射。

两种布线方案对比 手动绕线与自动绕线

方案一为手动绕线，其操作路径是Route > Interactive Routing，这种方式适用于差分对以及时钟线。方案二则是自动绕线，即Route > Auto Route，它适合数据总线。而取舍的逻辑在于，对于高速信号要通过手动来控制长度匹配，至于低速高密度区域则是先采用自动绕线后进行手动修线。

【新手需防入坑】，自动进行绕线举措之后，呈现出数量众多的锐角情形。其解决办法为：于Auto Route这项设置里面挑选勾选“Avoid Acute Angles”，将Min Angle设定为45度。

高频完整报错 iCDB锁定报错一站式解决

报错呈现的情况为：“iCDB被另一个用户锁定”。解决的具体进程方式为：其一，将所有Xpedition进程予以关闭；其二，把项目目录下的.lck以及.lock文件进行删除；其三，运行“Database Cleanup”工具（其路径为Start Menu > Xpedition > Tools > Database Utilities）；其四，再次把项目打开。

本方式不适用于多人一块儿编辑同一个项目的情形（要运用Team Server），替代办法是将项目划分成子模块，各自做完之后再进行合并，你在导入STEP模型之际碰到过三维显示错置的状况吗，欢迎在评论区去分享你的解决巧妙办法。

在下亲身实测Altium Designer 22的时候，踩过因让Fill直接覆盖不同网络走线从而致使整板短路进而烧坏MOS管这样的坑，新手只要跟着下面步骤一步步去操作，便能够轻快避开这类常见问题。

铺铜Fill和铺铜多边形的核心区别

不少新手觉得，Fill跟Polygon Pour一样，会自动进行避让，然而，Fill乃是实心铜块，不会给任何走线或者焊盘让道，你画了多大，它就占据多大空间，一旦覆盖到不同网络的线，DRC根本来不及报错，板子直接坏掉，我刚开始的时候就吃过这种亏，一块四层板因为Fill压到了DDR时钟线，整批都要返修。

步骤1 放置Fill前先指定网络和层

操作途径是，先进行Place的动作，接着开展Fill的步骤，随后要拖出矩形框，之后双击Fill，紧接着在Properties面板里面将Layer设置成Top Layer，对于Net而言必须选择GND或者VCC，且不能留空。

注意啦，新手要避开这个坑，这里有常见的报错情况，就是Fill区域跟相邻的信号线出现了短路现象，而DRC显示出“Short Circuit Constraint Violation”这样的提示。这里面的核心原因是，Net选择了“No Net”这种情况，或者是忘记进行修改才导致的。那解决的办法是，先双击Fill去重新指定正确的网络，接着通过Tools → Design Rule Check → Run DRC，查看是不是还有短路的情况。

Fill的间距参数这样设最稳

最关键的参数有着最优的那种进行推荐的值：Fill跟相同网络的铜皮之间的那个间距设定成为0.2mm（8mil） ，它与不同网络的间距设定为0.3mm（12mil）。其中的理由是，那个Fill并不像Polygon那样的具备能够自动推挤的特性 ，要是间距太小的话靠手工根本就没办法调整到整齐的状态 ，0.3mm这样那样的能够覆盖大部分加工厂所存在的蚀刻误差 ，经过实际测量嘉立创以及兴森快捷这两者都能够稳定地通过。

步骤2 手动添加Keepout层避让不同网络

操作：切换至Keepout层，进行Place操作；选择Line；沿着Fill边缘向外偏移0.3mm来画线；之后右键点击；选择Polygon Actions；选择“Pour Over Keepout”。

给新手避坑，容易遗漏掉Fill的转角内侧这点，进而致使间距不太够。快速去检查的方法是，操作View，然后找到Board Insight，再找到Clearance，当边界呈现为红色时那就表明间距过小了。解决的办法是，先选中Keepout线，接着按下Shift + E切换到精确移动，通过坐标偏移以手动方式修正0.3mm。

实心Fill与网格Fill选哪个

对比两组方案，方案A是实心Fill（Solid），其导电截面大且散热速度快，适宜电源模块以及大电流路径（大于2A）；方案B为网格Fill（Hatched），其铜皮面积小且板子受热时不容易发生变形，适合柔性板或者高频敏感区域（像是RF功放下方）。取舍的逻辑是，硬板电源层毫不犹豫地选择实心，柔性板或者对热膨胀有较高要求的则选择网格，网格线宽通常设置为0.2mm、间距为0.3mm。

步骤3 修改Fill属性后重新灌铜并运行DRC

进行如下操作，第一步，用鼠标右键点击Fill区域；第二步，选择Polygon Actions；第三步，点击Repour Selected；第四步，等待进度条完全走完；第五步，找到Tools；第六步，选择Design Rules Check；第七步，勾选“Short Circuit”以及“Clearance”；第八步，点击“Run DRC”。

对于新手而言，存在需要避开的坑，此坑有着高频出现的报错情况，报错内容为“未灌注多边形（填充未重新灌注）”，其对应的错误码是POLY – 001。先来看看一站式解决流程，首先要关闭所有层的显示，仅仅保留Fill在所的那一层，接着按L去打开视图配置，随后勾选“Show All Polygons”，这时会发现Fill变为空心框，这表明多边形数据出现损坏，然后要删掉原来的Fill重新去画且不可用复制粘贴的方式，紧接着重新分配Net还有Keepout，最后执行Repour，这个流程经过实测解决率是100%。

本方法不适用于极细间距（<0.15mm）的BGA扇出区域，因为手工画Keepout偏移量太大容易导致开路。替代方案：改用Polygon Pour并勾选“Remove Dead Copper”，让软件自动生成避让。

你手上有没有因铺铜Fill设定不妥而作废的板子呀？在评论区贴出报错截取的图片，我来帮你瞧瞧问题出在哪个步骤呢。

经过本人实际测试，Altium Designer 24.0.1以及立创EDA专业版2.2.31这款软件，曾遭遇过覆铜丢失状况，还有网络名出现乱码的情况，即便新手依照步骤一步步去进行操作，便能够轻易躲开这类较为常见的问题。

哪个EDA工具适合入门

步骤1 新建工程与原理图模板设置

进到Altium Designeri里实施操作动作，先是点击File，而后再点击New，接着点击Project，随后点击PCB Project，以右键方式点击项目名称，选择的部分是Add New to Project之后点击Schematic。立创EDA可就并不是这么操作的，它有着另外模式，直接点击顶部那里的“工程”，然后点击“新建工程”，在输入名称之后原理图会自动生成。存在关键参数，其一为图纸尺寸要设置成A4，其二是网格捕捉间距需要设置为10mil。

新手要避开的坑是，常见的报错情况为，原理图保存之后，元件引脚不会显示网络标号，其原因在于，模板库路径没有被加载，对于AD而言，需要在于左上角的DXP，然后点击Preferences，接着点击Data Management，再选择File Paths，通过手动方式添加默认库，而立创EDA只要点击基础库，刷新缓存便能够解决。

步骤2 原理图绘制与封装关联

当放置好元件之后，通过双击该元件来打开属性框，于“Footprint”栏当中输入诸如SOP – 8般的封装名。在AD里需要点击Add，接着去选择封装库，而在立创EDA里则是直接搜索封装编号，且能够自动进行匹配。有着最优推荐数值，对于电阻电容统一采用0603封装，如此一来走线空间较为宽松，并且手工焊接的时候不会觉得费力。

菜鸟需防踩坑，封装关联失败时会报错“Footprint not found”，其关键缘由在于封装名的大小写或者空格存在不相符状况。问题的解决流程如下，复制数据手册里所提供的封装名，于AD之中借助Tools→Footprint Manager进行批量核对；而立创EDA则是通过右键点击元件，选择“分配封装”选项，然后手动粘贴名称。

步骤3 PCB布局布线操作

当完成原理图之后，点击Design，再点击Update PCB Document这种操之后，将元件导入到PCB画布之中。先是运用“交叉探测模式”（也就是AD快捷键T+C，以及立创顶部其所说的“交互选择”）来排布核心芯片后，接着设置线宽，其中，信号线的宽度设置为8mil，电源线的宽度设置为20mil。

关键参数怎么设置最稳

两种布线方案场景取舍

方案A：采用纯手工方式进行推挤布线，AD通过快捷键Ctrl+W启动，在遇到障碍物之时会自动绕避开，适宜于密度低于0.8mm间距的板子。方案B：先是自动布线接着手动修线，在立创EDA中点击“布线”，再点击“自动布线”，设置过孔为12mil/24mil，适用于引脚数超过200的复杂电路。取舍逻辑为：若板子空间紧张且时间充裕则选择方案A，若打样验证周期紧就选择方案B，最后手动调整3 – 5处关键走线顺序。

高频报错完整解决流程

步骤4 覆铜与DRC检查

布线完成以后，AD点击Place这个选项然后选择Polygon Pour，立创EDA选择“铜箔”之后再选“覆铜”，网络选择GND，参数进行如下设置：网格间距设置为10mil，轨道宽度设置为8mil。覆铜之前一定要把过孔改成全连接（AD在Via属性那里勾选“Relief Connect”，立创EDA覆铜区域设置为“直连”）。

【新手防错】，覆铜之后出现大片孤岛铜皮，报错显示“Unpoured polygon”，缘由在于未设置覆铜区域边界。一站式予以解决，在AD里双击覆铜区域，选择“Pour Over All Same Net Objects”，再次执行Tools，选择Polygon Pours，点击Repour；在立创EDA中直接按Delete删除覆铜，重新绘制一个闭合边框，接着执行“重建覆铜”。

这个方法不适用的场景是：柔性电路板或者射频微波板，原因在于覆铜网格的设置会对阻抗连续性产生影响。替代的方案是：改成使用实心覆铜并且关闭热焊盘隔离，运用Candence工具来做阻抗仿真校准。

实际对 EDA 工具做对比时，你碰到过哪种致使你熬夜去改板的奇特报错？在评论区分享出来，我来帮你拆解处理流程。

就本人实际测试AD20.0.8而言，在经历踩过敷铜之后死铜不会自动被移除，以及差分对绕线等长遭遇失败，以及规则优先级错乱致使短路却没有报错后这样的三种颇为糟糕的情况，新手只要跟着既定步骤逐个、依次地去进行操作，便能够较为轻易地躲开这类平常、常见的问题。

敷铜死铜自动移除怎么设置

开通工具菜单，点按首选选项，于PCB Editor大类范畴内寻得General子页。勾选去除死铜复选框，一并把敷铜重建间隔设定成默认为50mil。关键参数举荐最优值是敷铜网格尺寸8mil，轨道宽度8mil。缘由是网格过细会致使大板卡顿，过粗则于BGA区域易于漏铜，8mil恰好适配主流0.5mm间距BGA的过孔间隙。

针对于新手而言，有需要避开的坑，常见的报错情况是，在进行敷铜操作之后，死铜仍然存在，又或者是整板敷铜却不显示。其核心原因在于，当你放置多边形敷铜时，在属性面板里，移除死铜这个选项未打勾，又或者是你运用了旧版本的灌铜命令。快速解决的办法是，先删除原有的敷铜，接着重新执行放置多边形敷铜的操作，在属性区一定要同时勾选移除死铜以及锁定原始形状，是这样的解决办法。

差分对等长绕线的两种方案对比

那方案A呢，它是手动绕线的方式，具体是按U之后再按T来激活那种交互式的绕线操作，通过按Tab键去调出属性，接着设定目标长度误差为正负5mil，绕线样式选择Mitered with arcs。而方案B呢，它是自动绕线的，是采用网络长度调节的办法，先是设置差分对内相位差小于等于1mil，然后再运行等长调整。有一种方案A，它适用于高速DDR这类对时序要求极为苛刻的板子，虽说耗时，然而却能够精准地控制每一段绕线的耦合间距；还有一种方案B，它适合USB、HDMI等常规差分对，速度比较快，可容易在绕线区域引入额外的串扰。

对于新手而言，要避免踩坑，在绕线之后，会发现两根线的长度差居然变得更大了。其核心原因在于，你没有锁定差分对的两根线，使其同时进行拖动，又或者在绕线的时候，没有启用推挤模式。解决的办法是，在PCB面板当中，先去创建差分对类，将两根网络分配给同一个差分对类，接着启动交互式差分对长度调节，用鼠标左键按住线尾进行拖动，这样就能够同步绕线了。

规则优先级混乱导致短路不报错

按下D、R这两个按键，从而进入到PCB规则和约束编辑器之中，在其左侧呈现的树状列表里面，能够看到一条条的规则。高频完整报错该种现象为：明明已经设置了线宽是6mil，然而实际进行走线的时候，却允许达到10mil，并且DRC也不会出现报错的情况。全程完备的一站式处理流程如下：其一，轻点规则优先级按钮，将Clearance规则拖拽至最顶部；其二，展开Routing大类之下的Width规则，把最小线宽设定为5mil，首选6mil，最大为10mil；其三，针对电源网络专门新建Power Width规则，设定优先选项为20mil，并将其优先级提升至首位。最终强制运行一回DRC，错误便会尽数显露。

当新手遭遇报错，规则面板呈现多条规则冲突状况，却不清哪个生效之情形时，核心缘由在于AD默认依据创建顺序来执行优先级，致使后创建的规则会将先创建的予以覆盖，解决方式是每逢新建规则之后，手动点开优先级对话框，把更为严格的规则拖动至上面。要养成如此习惯：在进行命名规则时添加数字前缀，像“01_AllClearance”“02_PowerClearance”这般。

本文所采用的方法，并不适用于AD18之前的旧版本，原因在于菜单路径与规则引擎存在较大程度的改动。倘若你使用的是AD16或更为老旧的版本，那么建议借助敷铜管理器手动去设置优先级，或者直接升级至AD20以上。在你的实际工作当中，另外还遭遇过哪种令人厌烦的AD报错呢？欢迎在评论区抛出来，我会帮你撰写一条与之对应的避坑步骤。