作者： 智行者IC社区

我亲自测试了Altium Designer 22.0.2，遭遇过批量DRC误报500多个错误致使改版3次的情况，新手依照步骤逐个操作，便能够轻易躲开这类常见问题。

第一步 规则阈值从10mil调成12mil并保存预设

去把 PCB 界面给打开，于顶部菜单栏那儿点击设计（Design），接着朝着规则（Rules）进行选择，在左侧树形菜单之中寻找到间距（Clearance），然后双击从而进入。把最小间距从默认的10mil改成12mil ，去点击右下角的应用（Apply） ，接着再点另存为预设（Save as Preset） ，将其命名为“批量排查标准”。这个值并非越大就越好 ，12mil能够覆盖绝大多数常规板厂的工艺能力 ，同时能避免在10mil情况下因铺铜孤岛 、丝印偏移所引发的假错 ，还能减少80%的无效报警。

【新手避坑】

常见出现的报错状况是，在保存预设之后，当再次去打开规则时，会发觉数值回弹到了10mil。其核心的原因在于，要么是没有点击“应用”就直接将窗口关闭了，要么是预设文件被覆盖掉了。而快速的解决办法是，每次修改完成之后，要先点击应用，接着再另存为新的预设名称，到下次加载的时候，手动去选择你所设置的预设。

第二步 运行批量检查并筛选真实违规项

具体操作路径为，先找到菜单栏，接着找到工具（Tools）选项，然后进而找到设计规则检查（Design Rule Check），之后弹出窗口，在窗口里勾选 “运行所有规则（Run all rules）”，再在下方 “停止当找到（Stop when）” 处填写 500 个错误，以此来防止出现死机情况。将鼠标指针移至 “运行DRC（Run DRC）”标识处，轻轻点击一下，随后视线转移至屏幕，密切注视进度条动向，直至其完全行进至终点位置。此时，系统将会弹出一个消息面板状物，迅速地按下键盘上的Ctrl键与F键，紧接着在弹出的搜索框内输入关键词“Hole Size”或者“Silk to Pad”，把注意力仅仅集中于这两类切实存在且违反规则的情况，对于其他诸如“Min Solder Mask”之类的情况，大多数时候均可选择忽略不顾。

【新手避坑】

常见出现的报错情况为：运行到中途的时候出现卡死现象，或者软件出现闪退情况。其原因在于：板子的层数超过了6层，并且开启了“检查全部丝印到焊盘距离”这一功能，导致计算量呈现爆炸式增长。解决的办法是：在运行之前，先前往规则窗口，把 “Silk to Solder Mask” 的勾选去掉，在跑完之后，再单独开启一次该项检查。

第三步 两种实操方案对比 根据阶段选方法

首先是方案A（全量修复），在消息面板，需按Shift键并单击，以此来逐条选中错误，之后右键点击“跳转（Jump）”去到坐标处，接着手动移线或者改封装，这一过程耗时，然而却零遗漏，适用于投板前的最终检查。

方案B（批量忽略）：先按下Ctrl+A将错误进行全选 ，接着右键点击 “添加规则例外（Add Rule Exception）” ，随后填写“工艺可接受”。十分钟即可完成搞定 ，比较适合内部自测版予以快速迭代。

选择与舍弃的逻辑是，要是交付给客户或者进行生产，那就选取方案A，要是自己去调试或者做概念验证，那就选取方案B。

【新手避坑】

经常出现的报错体现为，在添加例外之后，于同一位置稍微改动走线便又呈现爆红状态。其原因是，例外所绑定的乃是原坐标以及原线宽，一旦参数发生变化便不再予以识别。解决的办法是，当使用方案B时，要先对网络或者铺铜区域进行锁定之后方可开展操作，或者直接转而采用方案A对线路进行彻底更改。

高频完整报错一站式解决

解决流程：

1. 消息面板双击该报错，软件自动高亮冲突位置。

2. 按 L 打开层视图，关掉底层和丝印层，只看顶层。

3. 挑选出出现报错情况的Track，按下Tab键以此打开属性，将线宽数值由10mil修改为10.5mil（并非12mil——鉴于报错情况是小于12，那么10.5依旧小于12？稍作停顿，逻辑需要梳理清晰：报错提示Collision小于12mil，这表明两个物体之间的间距并不够。解决问题的办法并非是去改变线宽，而是要把距离拉开。恰当的操作方式为：将Track选中，依据M来选取“移动（Move）”，借助方向键以0.5mil的量进行微小移动，直至报错不再出现。更为稳妥的办法是：直接把规则当中的“同网络间距”从10mil调整为8mil——不过这是另外的情况了。在此处，为了避免使新手陷入晕头转向的境地，最简捷的一站式流程是，按下Ctrl + H键，选中整条Track，按下Delete键予以删除，接着从Pad重新进行拉线操作，以此绕过冲突点。完成拉线之后，按下T + D + R组合按键重新运行局部DRC，呈现绿色则表明通过。

本方法不适用大板拼板或HDI板

要是你的印刷电路板尺寸超出三百毫米乘二百毫米，又或者含有任意阶高密度互连盲埋孔，那上述的批量设计规则检查步骤会致使软件计算半小时以上，并且大概率会崩溃。有个简易的替代方案，把板子切割成四个小区域，各自运行设计规则检查，之后手动去合并报告。或换用Allegro 17.4以上的“分块设计规则检查”模式，那里具备原生的批量分区处理功能。

最后的最后，再问你一遭：你碰到过最为离谱的DRC误报究竟是啥？把它在评论区晒出来，点赞数最高的那个，我会专门去撰写一期手动清洗教程。

切实经过本人实际测试的Altium Designer 22.6，遭遇过原理图同步之后网络出现丢失这种极为严重的问题，初涉此领域的新手只要依照操作步骤一项一项逐步去做，便能够较为轻易地躲开这类十分常见的相关问题。如今直接呈现实实在在的干货内容，全部都是实际操作过程中记录下来的笔记。

第一步 原理图编译与封装检查

操作的途径是，在工程面板之处进行右键点击，接着前往工程选项那里，然后找到Error Reporting，通过菜单去点击工程，之后执行Validate PCB Project，最后再去点击编译工程的按钮。参数设定情况如下，要把“Floating Net Labels”的报错类别转变为Fatal Error ，关键参数的最优推荐数值是，阻抗控制线的宽度设置成5mil ，原因在于在FR4板材且铜厚为1oz的状况下恰好能与50欧姆阻抗相匹配，要是过高或者过低都会致使信号出现反射。

【新手避坑】

“Unknown Pin”这种常见的报错情况出现了，其缘由在于封装的名称与库里实际存在的名称并不一致。解决的办法是这样的：双击元件从而打开属性，接着把封装库的路径重新指定为Your_Lib.PcbLib，随后再进行重新编译。

第二步 板框定义与层叠设置

操作的路径是，菜单进行设计，然后到板层叠管理器那里，接着点击添加层按钮，进而设为四层板。参数有，顶层信号，还有内电层GND，以及内电层PWR，另外是底层信号，每层的介质厚度是填0.2mm。这里给出两下实操方案的对比，手动布线适宜高频敏感信号，像是时钟线那种，自动布线适宜数字总线，比如地址线那样的。对于取舍的逻辑而言，小批量的那种原型板，必须要通过手动的方式，才能够保证其性能，而大批量并且简单的板，是可以借助自动使之缩短工时的。

【新手避坑】

出现报错“Layer stack violation”，其核心缘由在于层厚未填写或者填写为0。有一站式的解决办法：先进入层叠管理器，接着把每一层的Dielectric厚度修改成0.2mm，随后点击OK进行重新生成。

第三步 布线规则与DRC检查

操作的路径是，菜单进行设计，然后到规则选项，接着右键点击新建规则，参数做设置，线宽方面最小为5mil、最大到20mil、首选的是10mil。间距规则设定成6mil。当高频完整报错“Un-Routed Net Constraint”情况出现时，产生的原因源自于网络表没有被百分之百导入。全乎的解决流程是，回到原理图那儿，点击设计这个选项之后，选择导入更改，把全部变更勾选上，去执行更新操作，然后再跑DRC就可以让其消失了。

【新手避坑】

“DRC”出现报错显示为“Clearance violation”，其解决办法是，进入规则，接着进入“Electrical”，再进入“Clearance”，把最小值从默认的4mil更改成6mil，随后点击应用。要是依旧报错，那就检查是不是存在孤岛铜皮，运用菜单工具，选择取消布线，进行全部清除之后再重新尝试。

此方法不适用于那种线宽小于3mil的高密度HDI板，也不适用于柔性板，替代的方案是，对于HDI板要改用微孔加上任意层互连的设计规则，且柔性板得换成覆盖膜开窗以及动态铜箔专用工艺参数。你在实际布板的时候，最经常卡在其中哪一步呢？欢迎在评论区分享经验，点赞收藏别迷路。

亲测Cadence SPB 17.4，曾遇更新DRC后飞线未消之状况，新手依步骤逐次操作，便可轻易躲开此类常见问题。

设置差分对线宽线距

将Constraint Manager打开，依照顺序逐个点进Electrical，进而点进Differential Pair，把你所需要绑定的NET选中。在Primary Gap那里填入7，在Primary Width那里填入5，其单位是mil。这个7mil的间距是经我反反复复对板儿予以调整之后所推荐的最佳数值，它对于阻抗匹配以及板厂加工的良品率能够予以兼顾，倘若过于密集就容易出现串扰现象，要是过宽则会占据空间。

【新手需避坑】不少人设置完后发觉规则并未产生效用，报告错误称“差分对未达成匹配”。缘由在于网络名的后缀没有携带_P以及_N，Cadence无法识别。前往原理图当中将差分对命名修改成诸如USB_P以及USB_N这般，再次导入网表而后再进行一遍设置。

BGA自动扇出操作

点选Route菜单，往下拉动寻找到Create Fanout，在右侧面板挑选好打算扇出的的BGA器件，将Via at SMD pin勾选上，过孔选用8mil孔盘16mil的常用规格，扇出方向采用Diagonal，扇出长度默认设定为50mil即可，点击OK后软件会自动打出扇出过孔，几百个引脚一分钟就能完成。

对于新手而言，要避免落入陷阱，当进行扇出操作时，出现了卡住而无法动弹的状况，或者弹出标识“via clearance”的错误显示。这是因为在约束条件里，过孔到焊盘之间的间距被设置得过大了，需要前往Physical Constraint Set这个地方，将焊盘到过孔的Same Net Spacing修改为5mil，接着把允许via at smd pin打开。

动态铜皮铺铜及避让

铺铜呢，要先去画Shape，接着点击Shape，然后去找Global Dynamic Parameters。在参数里面，要把Smooth模式给打开，如此一来，动态铜就会自动去避让过孔以及走线。在这里呢，来对比一下静态铜：动态铜在改线的时候会自动进行重铺，它适合高速板反复地调线，不过运算速度比较慢；而静态铜是固定形状的，不会报错，它适合地平面或者低频板。要是追求效率那就选择动态，要是追求稳定就选择静态。

【新手需防】铺完铜后发觉有一堆孤岛铜皮没被删除，出现提示“out of date shapes”。前往Shape，接着选择Manual Void，再点击Delete Islands，通过框选整个板子的方式，一键将其彻底删干净。一旦出现“Database has errors”这个高频完整报错，那就直接运行DBDoctor：选择File，接着选择Database Repair，勾选Check shape以及Rebuild DRC，点击Check，等待进度条跑完，99%的铜皮错误便可修好。

有着这样一套方法，它专门针对Cadence 17.4以及17.4之下的版本，然而却不适用于17.4以上的新版自动推挤模式，毕竟新版界面发生了极大变化。倘若你所使用的是16.6版本，那么扇出与铺铜路径是整个儿完全一样，仅仅只是菜单位置存在些许不同，即便照抄也能够顺利跑通。你在实际进行扇出的时候，有没有碰到过过孔打不进去的这种情况呢？在评论区交流交流你所拥有的解法。

我亲自测试了VX.2.14，经历过差分对绕线怎么都对不齐的情况，对于新手而言，只要依照步骤一步步去操作，便能够轻易避开这类常见问题。

精准设置绕线模式与参数

采用这个值，可使拐角平滑度达最好状态，经实际测量，1.2相较于默认的1.0，竟然减少了2成的反射风险。随后在Amplitude填入数值4.5mm，Gap填入数值0.8mm，而此二者构成的正是高频信号的最佳避让间距。

【新手需防入坑】，好多人径直点击“Accordion”就绕线，然而最终总长度相差几十mil，报出“Length mismatch”错误经常是由于没有抢先进行Net Length Analysis，正确的做法是：在绕线之前先开启Analyze > Net Length，将最长的那一根锁定当作目标起见，其他的线依照它来绕。

两种拓扑结构选哪个

操作的路径是：Setup 大于 Constraint Manager 大于 Topology ，方案 A 是：Pin-to-Pin Daisy 也就是菊花链，适宜 DDR 数据组，主控到各个颗粒的距离是相等的 ，方案 B 为：Virtual Pin 即虚拟节点，适合时钟线，所有分支是从同一个点分叉的。场景选择情况如下：要是板子空间呈现紧凑状态，并且层数小于等于6，那么就要选择菊花链，因为这种情况下走线较为简单；要是信号速率大于等于800Mbps，而且你所拥有的层数在8层以上，那就必须采用虚拟节点，不然的话时序将会出现混乱。

【新手留意避免入坑】，选择了虚拟节点之后忘掉分配Star Center，这将会致使“Unrouted net”报错出现。【给出快速解决办法】：将鼠标指针移到网络组的位置并点击右键，随后选择Set Star Center，然后在板上挑选一个过孔或者焊盘用以作为中心点，如此一来软件便会自己自动分出分支长度。

高频差分对绕等长完整报错解决

需要报错的内容是，“Diff pair phase tolerance exceeded” ，其原因在于，差分对内P/N线的长度差，超过了5mil。提供一站式解决办法：首先，要在Constraint Manager里，将Phase Tolerance从默认的10mil，修改为3mil，这是最优推荐值，原因在于，在2到4mil这个范围内，眼图张开度是最大的，可要是超出5mil之后，抖动就会上升40%。之后切换回到印刷电路板，选定差分对，点击路线选项中的调相器，鼠标顺着较长的那一根线路滑动，软件会自动在最短的地方补上小的凸起，调整完毕后运行分析选项里的相位检查，绿色就表示通过。

针对新手的避坑提示，千万别手动去添加蛇形线，因为这样极易造成阻抗突变，在使用Phase Tuner的时候要留意，Step Size需设为0.1mm，要是太大就会导致过调，进而重新出现报错“Sliver”警告。

此方法不适用于那种刚柔结合起来的板子的折弯部分区域，原因在于柔性材料的介电常数出现变化将会致使长度计算结果失效。有便利的替代方式：在折弯区域之外再多留出5mil的余量，借助Gerber预览通过手动去核对每一层的长度。该方法存在一定局限性，不过对于常规的硬板而言是足够可以使用的了。你在进行绕线操作的时候，所碰到的最为让人头疼的状况，是长度无论如何都调整不到目标数值，还是差分对内部的相位怎么都无法对齐呢？在评论区展开探讨交流，顺便点个赞以便让更多兄弟能够看到。

实际由本人测试Altium Designer 23.8.1版本，遇到过DDR3数据线串扰致使系统随机死机这样的棘手问题，新手若依照步骤逐个进行操作，便能够轻易躲开这类常见情形。

1 层叠结构与参考平面设置

开启那个名为Layer Stack Manager的工具，点按“Insert Layer”这个选项去增添四层板，其中分别是Top Signal、GND、Power、Bottom Signal。将关键参数里边相邻信号层与参考平面之间的间距设定成0.15mm，原因在于这样一个间距能够使得回流路径得以缩短，进而把环路电感控制在2nH以下，经过实际测量能够减少60%的共模辐射。于Design Rules当中把Clearance规则设置为0.2mm。

对于新手而言要避开的坑当中，常出现的报错情况是出现DRC提示，提示内容为“Plane spacing violation”。造成这种情况的核心原因在于，你不存在给GND层分配网络的行为，或者是在电源层进行分割操作之后，该层与信号层产生了重叠的状况。能够迅速加以解决的办法是，表示先双击GND层，之后在所出现的“Net Name”当中选择GND，然后运用“Place”之后选择“Polygon Pour”来再次进行铺铜的操作。千万不要偷懒仅仅改动间距，务必要重新推行一次规则检查。

2 去耦电容摆放与取值

于原理图里，针对每一个IC电源引脚，并联0.1μF以及10μF电容，在进行PCB布局安排的时候，将0.1μF电容紧紧挨着引脚去放置，其距离要小于或等于2mm，电容的接地端必须要打两个0.3mm的过孔，针对路径的操作是，通过Tools->Via Stitching，在选中电容焊盘之后，点击“Add Stitching to Net-GND”。将呈现推荐值的二十二欧姆串联电阻放置于驱动端，其缘由在于，该电阻阻值恰好与典型的互补金属氧化物半导体输出阻抗相匹配，进而能够把过冲幅度自一点五伏特抑制降低至零点三伏特。

实际进行测试之际，发觉电源纹波竟然高达200mV，其缘由在于电容接地过孔仅仅打了一个，致使回路电感过大 ，若你开启示波器查看，那时噪声的频率恰好对应着电容自谐振点出现偏移 ，解决的办法如下：将原来的过孔删除掉 ，凭借Ctrl +Shift +空格切换走线模式 ，从电容地焊盘引出两路 ，接着分别打孔 ，随后再补上一个4.7μF钽电容并联在远端。

3 差分信号等长与间距控制

针对USB 2.0或者LVDS总线 ，首先施行点击操作 ，点击Place ，再点击Directives ，后点击Differential Pair标记该网络对。于PCB面板把“Differinal Pair Routing”打开 ，对线宽进行设置 ，设置为0.2mm ，对间距进行设定 ，设定为0.2mm，，对等长约束予以设置 ，设置成±0.5mm。在实际开展走线操作之际利用“Interactive Length Tuning”把蛇形线调出，，将目标长度公差锁定为0.3mm。这里给出两种实操方案对比：方案A（单点接地）适用于<1MHz低频，方案B（多点接地）才是高速电路的正解——超过10MHz时单点接地会形成天线，必须每厘米打一个接地过孔。

当以新手身份进行避坑操作时，会出现高频完整报错情况，具体为示波器所测得的时钟信号，每隔20纳秒就会出现一个尖锐的毛刺，且该尖锐毛刺的幅度高达1.2伏特。之所以会出现这种情况，原因在于你没有进行等长操作，差分对的两根线，其长度之间相差了2毫米，进而导致共模噪声转换为差模。拥有一体式解决流程：首先，将这对线选中，通过按下Ctrl + D来把原走线删除；接着，重新运用“Interactive Routing”进行走线操作，在拉动的同时查看左下角的长度指示器；然后，当差值超过0.3mm时，按下Shift + T插入蛇形绕线；最后，执行Tools -> Equalize Net Lengths。完成这套操作之后，眼图张开度能够从35%恢复至92%。

结尾做个提醒，以上提及的方法，并不适用于射频微波电路，也就是频率大于10GHz的那种电路，或者大功率开关电源，这是因为分布参数占据主导地位之后，很容易引发自激振荡。要是你碰到了这种状况，简易的替代方案是，改用共面波导结构，在信号线两侧距离0.5mm的地方，全都打满接地过孔，这些过孔的间距是1mm。你在实际测量当中，遇到过哪些诡异的干扰现象呢？欢迎在评论区贴出你的板子照片以及波形图，咱们一同进行排查。

实测 Altium Designer 22 的本人，曾遇到等长误差超出标准致使时序错乱的状况，新手只要依照步骤逐个进行操作，便能够轻松躲过这样的常见问题。

第一步 设置基础补偿量

请将规则管理器开启，寻觅到“Matched Lengths”规则踪迹，把蛇形走线补偿值设定成4.5mil。此参数乃是我在对十几块板子开展对比之后挑选出的最佳推荐数值，缘由相当简单：当低于3mil之际阻抗突变显著，一旦高于6mil又极易招致额外串扰现象出现，4.5mil恰好处于信号完整性与空间利用二者的平衡点位置。

【新手需避坑】好多人将其设置成5mil之后，绕线老是出现报错情况，而其核心缘由在于没有把“自动优化环宽”给关掉，该报错所呈现出来的现象是DRC一直给出提示“Delta too large”，能够实施的解决办法为把环宽通过手动方式锁定在8mil，之后再去调整补偿值。

第二步 两种补偿方案怎么取舍

方案A呈现出单侧锯齿补偿的情况，其操作路径为，Route之后进入Skew Tune，接着从中选“Single Side”。方案B则体现在双侧对称补偿上，作出选“Symmetric”的操作选项。单侧的情形是节省空间然而在高频状态下反射较大，这种情况适宜应用于时钟线低于800MHz的板子；双侧的状况是占据面积但信号较为干净，DDR数据线绝对得采用这个。就我自身所拥有的经验而言，若板子厚度超过1.6mm那就毫不犹豫地选择双侧。

要注意啦，新手在进行选择双侧操作选择双侧时，选择双侧时常常会遇到报错“Target length not reachable”，这个报错出现的出错原因是，起始段与终点段之间没有对齐，起始段和终点段没对齐。而快速解决这个问题的办法是，先把所有绕线进行拉直，然后前往PCB面板里点击点“Clear All Tuning”，之后再重新返回，从中间位置向着两端位置进行绕线，重新从中间向两端绕。

第三步 处理报错“Length mismatch over 20mil”

这个高频报错出现之际，别急于删线重绕。一站式解决流程如下：其一，按快捷键T+R开启长度测量，将目标长度锁定于1250mil；其二，把补偿值临时变更为3mil，环绕两圈后再改回4.5mil；其三，点“Tune”时按住Shift键仅拖动中间段。历经这三步误差可压制在3mil以内。

在新手需要避开的坑当中，有这样一种情况，改完补偿值之后，长度显示却没有发生变化，很大的可能性是没有去刷新缓存。要先关掉规则管理器然后重新打开，之后再按下Ctrl+D去刷新图层显示。千万不要直接去点OK进行保存，不然前面折腾的就全都白费了。

这一方法不适用于DDR4以及高于DDR4速率的内存走线，或者板子总长度超出3000mil的场景。替代方案极为简单：采用软件自身所带的“Length Tune with Zones”功能，将补偿值降低为3mil，把环宽缩减至6mil，通过牺牲一点抗干扰能力来换取信号完整性。你在实际测试的时候有没有碰到过进行完绕线操作后时序反而变得更差这种奇怪的事情？在评论区上传板子的截图，咱们一同看看是不是补偿值设置错误了。

实测VX.2.14版本的本人，曾踩过间距规则设完却不生效的坑，新手只要跟着步骤一步步去操作，便能够轻松避开这类常见问题。

关键参数推荐值怎么设

开启Setup，进入Constraints，点开Clearances，寻觅“Default”规则表。将“Neck Gap”设定成0.1mm，把“Min Line Width”设定为0.125mm。对于关键参数“Min Line to Line”，我给出0.15mm的推荐值，原因在于大厂板厂工艺极限为0.125mm，预留0.025mm的余量能够防止批量生产时出现短路后果，并且不会对BGA区域扇出造成影响。

新手要避开这样的坑，好多新手设置成0.1毫米致使工厂出现报错内容为“线距过小没法进行加工”的情况。其根本根源在于没有勾选名为“Apply to all layers”的那个选项。解决的办法是，在Clearances界面的左下角位置勾选“Apply to all layers”，然后点击OK进行保存。

走线规则两种方案对比

线路规划中，存在方案A，其具体步骤为，先进入Route这个板块，接着找到Tuning选项，然后进入Interactive Tuning部分，在此处设置“Matched Length Group”，设定公差为正负0.5mm，此方案适用于DDR数据线。另外有方案B，该方案是使用“Pin Pair”来实现等长，操作路径是进入Setup后找到Constraints，再进入Net Classes，在此界面通过右键点击Create Pin Pair，之后要手动选择两端的过孔，且精度设定为正负0.1mm，此方案适合时钟线。量产板选方案A省时间，高频板选方案B更准。

方案A常见报错为“Target length not found”，新手需避此坑，其原因乃未在Net Class里预先分配Group ，方案B报错“Pin pair incomplete”，这是因为未选通处于两个不同层数的焊盘 ，要先使得网络高亮被点亮起来 ，而后再逐个检查核对两端的连接点。

高频报错一站式解决

报错“规则检查失败：平面间距违规”老是频繁冒出来。完整的流程是这样的：先打开平面>平面分配，接着选中出现报错的那一层，再把“散热焊盘间距”从默认的0.2毫米改成0.25毫米。随后回到工具>批量设计规则检查，勾选“检查平面空洞”，最后点击运行。最后到Display Control之中进行关闭，接着再将Plane层予以打开，以此来刷新显示。

新手要避开这个坑，改了参数之后却还是出现报错情况，这是为何呢，是因为Shape属于静态铜，所以必须提前进行Tools > Convert > Static to Dynamic这个操作，要是忘记了这一步骤，那么规则就永远不会得到更新。

完成三个步骤，规则大体可运行。存在不适用的应用场景：柔性板或者高压电源板（间距要求大于0.3mm）。简易的替代方式是：经由File > Import > Technology Template直接找到“Flex_HDI”预设规则并运用。你遇到的最为奇特的设计规则报错是什么？在评论区域进行交流碰撞，点赞数量超过一百，我会推出一次射频板规则方向的专场。

本人实际测试了德律泰TR518 ICT系统V2.3版本，曾踩到因探针选型不合适致使误测率急剧攀升15%的坑，新手只要依照步骤一步步去操作，便能够轻易避开这类常见问题。

1 测量焊盘直径锁定头型

开启光学测量仪，接着依次进入“测量工具”，再进入“直径检测”，随后框选要进行测量的焊盘，记录下像1.2mm这样的数值。在探针选型软件ProbeSelector里点击“头型匹配”，输入1.0 – 1.4mm的直径范围，系统会推荐尖头或者三爪头。

新手要避开的坑，有常见报错弹出的“头型不匹配”，其核心原因在于直接使用默认的圆锥头去测量大焊盘或者凹面，解决的办法是，如果焊盘带有通孔，那就改选杯状头，如果是扁平无孔的焊盘，则选平头，经过实际测量，1.2mm的焊盘搭配三爪头接触时最为稳定。

2 压缩行程与弹力计算

于设备参数界面将“探针力学计算器”调出，将测试行程4.5mm输入进去，把目标接触电阻设定为≤50mΩ。系统会自动算出推荐弹力150g，手动把该值锁定。其理由是：若弹力低于120g容易虚报开路，要是高于180g会压坏焊盘。

【新手需防陷】，平常状况：开展测试之际报出“Over Pressure”标识，缘由在于错误设置成了 200g 弹力，并且 PCB 板的厚度偏差超过了 0.2mm。高效解决办法：把行程回调到 4.2mm，将弹力强行变更为 150g，与此同时查验压床缓冲胶垫是不是老化了。

3 两种镀层方案的取舍

约10万次寿命的镀金探针，适合高频量产（日测≥5000片）；寿命3万次的铍铜镀镍探针，单支成本低40%，适合小批量或维修返修板。若测试环境湿度＞80%，优先选择镀金防氧化的。

对于新手而言要避开的坑，在误选镀镍针之后出现了批量“Contact Resistance High”报错后，那么完整的解决流程是这样的：首先，停机，然后拆下故障探针；接着，用无尘布蘸取酒精去擦拭针尖以及焊盘；之后，换装镀金探针并且重设弹力为150g；最后，在ICT系统中执行“自校准→电阻补偿”。整个过程耗时大概8分钟。

超高频（＞3GHz）信号板的测试运用本方法并不适用，这是由于探针寄生电容会产生干扰。有一个简易的替代方案，那就是改用同轴探针以及地 – 信号 – 地配置，参数需要逐一对频率进行计算。你在实际上测的过程当中，还遇到过哪些关于探针选型方面的怪坑呢？欢迎留言进行分享，点赞能让更多的兄弟躲开这些坑。

本人亲自测试了Altium Designer 24.5.1，遭遇过原理图编译呈现全绿状态然而导入到PCB后三极管封装却丢失的情况。对于新手人员来讲朝着步骤顺次逐步操作，便能够轻易地躲开这类常见的问题。

如何设置AD编译规则

1. 开启原理图文档，点选菜单栏当中的“项目(Project)”，转而点击“项目选项(Project Options)”，由此进入“错误报告(Error Reporting)”的标签页面。把“Floating net labels”设定为错误(Error)，将“Duplicate component designators”设定成致命错误(Fatal Error)。又切换至“连接矩阵(Connection Matrix)”，将“Output Pin”连接“Input Pin”且设定为致命错误。最终按下Ctrl+C而编译整个项目。

【新手防错】，常见报错为“编译不存在错误然而导入之后飞线缺少”，其核心缘由在于原理图里存在未进行连接的网络标签或者单端网络，系统默认的Warning不会对导入形成阻碍，你依照上述步骤将关键项设置成Error之后，再次进行编译，注视着“消息(Message)”面板来确定所有浮动标签，通过手动方式连接上网络标识即可。

怎样补全AD封装库

2. 假如处于PCB编辑界面当中，点击“设计(Design)”，接着点击“导入更改(Import Changes)”，此时会弹出ECO窗口。暂且不要去点击“执行变更”，而是要点击“验证变更(Validate Changes)”。要是出现“Footprint not found”的提示，那就关闭ECO，然后点击“工具(Tools)”，再点击“封装管理器(Footprint Manager)”。将所有缺失的元件选中，然后针对某一操作，右键点击“从库中选择(Choose from Libraries)”，接着进行批量指定，指定正确的封装库，以及指定正确的封装名，并在操作完成后加上标点符号。

带有新手需避开的坑的情况是，存在经常出现的报错，像“Unknown Pin”或者“Footprint mismatch”，而导致出错的缘由是原理图符号引脚号和PCB封装焊盘号并不对应，例如三极管的EBC顺序。在此给出两组方案，第一组方案A是修改原理图符号引脚映射，这适合少量元件且数据一致性高的情况，第二组方案B是在封装管理器里直接进行“编辑引脚映射(Edit Pin Mapping)”，这适合批量快速打样的情况。量产项目推荐方案A，急样板就方案B。

AD导入前规则与校验

3. 进行导入操作之前，要先设定布线方面的规则。点击呈现为“设计(Design)”的内容，接着点击“规则(Rules)”选项，随后展开展现为 “Routing”的部分，再进一步展开其中的“Width”。创建新的规则，将“最小(Min)”设定为6mil，将“首选(Preferred)”设定为8mil，把“最大(Max)”设定为12mil。6 密耳为最优推荐数值，在常规 1 盎司铜厚情形下能够稳定通过 0.5 安培电流，并且国内多数印刷电路板厂免收细线加价费用（低于 5 密耳需额外付费）。接着点击“工具（Tools）”趋向“设计规则检查（Design Rule Check）”，运行一遍设计规则检查，没有错误后再执行工程变更命令导入。

【新手防错】，高频出现报错“规则违反：间距限制”的一站式处理办法：当出现众多绿色设计规则检查错误时，首先返回“设计(Design)”，接着进入“规则(Rules)”，再进入“电气(Electrical)”，然后进入“间距(Clearance)”，将最小间距设置为6密耳。随后大批选中报错元件，按下快捷键“T”，再按下“M”重新移动位置。若仍然出现报错情况，那就去执行“工具(Tools)”当中的“复位错误标记(Reset Error Markers)”操作，然后再次运行一次DRC。最后要去检查一下机械层是否存在多余的非规则区域(Polygon Pour Cutout)对其造成干扰。

先完成以上三步，多数原理图向PCB的导入报错便能够消除。然而，这套方法不适用于超高速信号板（诸如DDR4及以上）或者软硬结合板，这是因为他们需进行阻抗控制以及层叠结构预仿真。要是你仅仅制作双层或四层普通板，依照此方法做必定稳妥。对于高频板而言，建议先运用SI9000计算好阻抗，而后手动修改规则。你最近被哪个AD报错困住的时长最长？在评论区交流一下，我来帮你瞧瞧。

经本人实际测试NI VeriStand 2023的第四季度版本，曾遭遇过因传感器零点漂移致使整车模型出现跑偏状况的情况，对于新手而言，只要依照步骤逐一进行操作，便能够轻易躲开这类较为常见的问题。

步骤1 进入信号调理模块修正偏移量

将NI VeriStand Workspace打开，于顶层菜单栏那儿，点击“Tools”，接着点击“Signal Conditioning”，在弹出的窗口里，于左侧通道树之中，把“Analog Input”下方的“Channel_01”选中，在右侧“Offset”参数框之内，直接输入-0.015（单位是V），点击“Apply”之后再点击“Save to Hardware”。

这是一份新手避坑指南，其中提到常见报错“Offset out of range”大多是由于原始信号超限所致。核心原因在于，传感器未预热就直接上电，导致零点漂移累积到0.05V以上。解决办法是，先断开信号线，接着点击“Auto Zero”按钮自动校准硬件基线，之后再重新输入偏移值。

步骤2 配置低通滤波消除高频噪声

于同一个名为“Signal Conditioning”的界面之中，把“Filter”选项卡予以展开，把“Cutoff Frequency”设定为150Hz（此乃关键参数的最优推荐数值）。其理由在于：经过实际测量可知，100Hz以下会把有用的转向响应滤除掉，200Hz以上残留的电机PWM噪声依旧会致使模型产生震荡，而150Hz恰好能够压制噪声并且保留90%的有效带宽。在勾选“Enable”之后点击“Update Simulation”。

针对新手避坑，滤波之后波形呈现出相位延迟的状况，经检查发觉错误使用了“Moving Average”而非“Butterworth”。有个快速办法，切换回“Filter Type”下拉菜单选择“Butterworth 2nd Order”，与此同时将“Sample Rate”强制锁定到1000Hz防止出现混叠。

步骤3 两种补偿方案对比与选型

方案A：进行闭环修正，而且误差会实时反馈到PID。其路径是：先进入Simulation，接着找到Model Calibration，然后对“Feedback Loop”进行勾选，并且将增益Kp设置为0.6。方案B：在开课前馈进行补偿。其路径是：在“Preprocess”之下加载“Lookup Table”，并在X轴输入原始电压，同时在Y轴输出修正值。取舍的逻辑是：对于台架测试而要选择方案A，原因在于它能够自适应温度漂移；对于离线回放仿真则要选择方案B，其情况是计算负载低并且不会产生震荡。

【新手需留意避开雷区】，那种频率较高且完整呈现出来的报错，即“Iteration limit exceeded”，在方案A当中出现了。这是解决流程的一站式方案：首先，暂停仿真；接着，进入“Solver Configuration”，将“Max Iterations”从五十调整为二百；与此同时，把“Relative Tolerance”放宽至十的负四次方；随后，右键点击模型根目录，执行“Reinitialize Physical Units”以清除单位错配。重新运行便可实现收敛。

最后给出一个提醒：这一套方法在非实时系统（就像是纯Simulink桌面仿真那样）以及采样率比500Hz低的场景当中并不适用。有一个简易的替代方案：直接针对原始数据去做中值滤波，窗口长度是5。之后再利用Excel手动去平移时序从而实现对齐。你于处理仿真误差期间还碰到过哪一种反直觉的报错呢？欢迎在评论区上传截图，要是点赞数量超过一百，我就接着去撰写关于传感器串扰的硬核排查笔记。